[信息与通信]2011第7章EDA技术综合设计应用讲课用简.pptVIP

基 本 要 求 掌握用 VHDL 语言设计数字电路的一般步骤和设计方法。 图7.8 时间计数器模块的示意图 输入端口： ① CLK：把外部时钟分频后的分脉冲作为时钟信号。 ② RESET：外部异步复位信号。 ③ LOAD_NEW_C：新计时时间设定控制端。 ④ NEW _CURRENT _TIME：新设定的计时时间值。 输出端口： CURRENT_TIME：输出当前计时时间。 该模块的功能是将CLK_IN端口输入的时钟信号分频后送给CLK_OUT端口。 6.分频器的设计 (1)模块功能及端口定义： 输入端口： ① CLK：外部时钟信号。 ② RESET：外部异步复位信号。 输出端口： CLK_OUT：输出分脉冲。 图7.10 分频器示意图 7.显示驱动器的设计 (1)模块功能及端口定义： 该模块的功能是： ① 输入信号SHOW_NEW_TIME=1时，DISPIDY输出用户键入时间 NEW_TIME 的4个七段数码显示器的驱动数据。 ② 输入信号SHOW_NEW_TIME=0时： 当SHOW_A=1时，DISPIDY输出闹钟时间ALARM_TIME的4个七 段数码显示器的驱动数据。 当SHOW_A=0时，DISPIDY输出当前时间CURRENT_TIME的4个 七段数码显示器的驱动数据。 ③当输入信号ALARM_TIME = CURRENT_TIME时，SOUND_ALARM 端口的输出信号有效(高电平)，反之无效。 (1) DISPYAY: 输出4个七段数码显示器的驱动数据。 (2) SOUND_ALARM: 高电平有效，闹钟报警输出。 输入端口： (1) SHOW_NEW_TIME：键入时间显示控制端。 (2) SHOW_A：闹钟时间和当前时间选择显示控制端。 (3) NEW_TIME： 当前用户键入时间数据。 (4) ALARM_TIME：闹钟时间数据。 (5) CURRENT_TIME：当前计时时间数据。 输出端口： 图7.9 显示驱动器示意图 前面已经完成了数字闹钟各部分的设计，把各部分组装起来形成完整的总体设计，如图所示。可以用原理图或VHDL文本输入方式完成数字闹钟的顶层总装设计。 7.1.4 闹钟系统的整体组装 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE WORK.P_ALARM.ALL； ENTITY ALARM_CLOCK IS PORT ( KEYPAD ：IN STD_LOGIC_VECTOR(9 DOWNTO 0)； KEY_DOWN ：IN STD_LOGIC； ALARM_BUTTON：IN STD_LOGIC； TIME_BUTTON ：IN STD_LOGIC； CLK ：IN STD_LOGIC； RESET ：IN STD_LOGIC； DISPLAY ：OUT T_DISPLAY； SOUND_ALARM ：OUT STD_LOGIC)； END ALARM_CLOCK； (2) 顶层总装设计VHDL源程序： ARCHITECTURE ART OF ALARM_CLOCK IS COMPONENT DECODER -- 待调用元件端口定义 PORT(KEYPAD：IN STD_LOGIC_VECTOR(9 DOWNTO 0)； VALUE ：OUT T_DIGITAL)； END COMPONENT； COMPONENT KEY_BUFFER -- 待调用元件端口定义 　．．． COMPONENT ALARM_COUNTER --待调用元件端口定义 ．．． COMPONENT ALARM_REG -- 待调用元件端口定义 ．．． COMPONENT ALARM_CONTROLLER -- 待调用元件端口定义 ．．． COMPONENT DISPLAY_DRIVER -- 待调用元件端口定义 ．．． COMPONENT FQ_DIVIDER -- 待调用元件端口定义 　　 ．．． SIGNAL INNER_KEY ： T_DIGITAL； SIGNAL INNER_TIME ： T_CLOCK_TIME； SIGNAL INNER_TIME_C ： T_CLOCK_TIME； SIGNAL INNE