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第四章 VHDL语言基础 VHDL语法和语句 本章任务 1.VHDL语言的基础知识，如何用VHDL语言描述数字系统。 2.VHDL程序结构,实体和结构体的概念。实体说明、结构体说明。结构体的3种描述方法。 3.QuartusⅡ开发软件及应用。图形编辑方法；数字系统的VHDL文本文件编辑方法。 4.一些基本的VHDL语法。 数组（Array）、 并行语句（Concurrent Statement）、 选择信号代入语句（Selected Signal Assignment Statement）、 并行信号赋值语句（Concurrent Signal Assignment Statement）、多值逻辑(IEEE STD.1164 Multi_Value Logic)和 库（Library）等语法概念。 4.1.1. EDA 和 HDL的发展 2.实体说明和结构体之间的关系 例1. 逻辑电路图 例1. 对下面的逻辑电路图，写出用BIT类型定义端口的VHDL文件。 由并行语句构成的结构体 ⑴.port Mode： ①.IN ②.Out ③.IN/OUT ④.Buffer ⑵.Data type： ①.Boolen ②.bit ③.bit_vector ④.integer ⑤.std_Logic ⑥. std_Logic_vector VHDL 口(Port)的4种模式 缓冲端口与输出端口的区别 4.BIT 和 BIT_VECTOR ⑵.BIT_VECTOR类型 图4-18 一维数组（矢量）中的元素 图4.6.11 4三态门缓冲器 例3.使用VHDL语言Selected Signal Assigment statement描述下面的 Boolean表达式。Y=D’3 D’2D1D0+ D’3D2D1D’0+D3 D’2D’1D0+D3 D2D’1D’0 整数、自然数和正数 4.7 VHDL信号及描述方法 图4.7.2 图4.7.1框图的内部信号 图4.7.3 输入口转换成3位信号 图4-17 半加器逻辑电路 Y1 Y2 Y3 Y4 A1 A2 A3 A4 G’ G Y1 Y2 Y3 Y4 0 A1 A2 A3 A4 1 ‘Z’ ‘Z’ ‘Z’ ‘Z’ Table 4.6.4 【例4.6.7】 编写图4.6.11所示4三态门缓冲器操作的VHDL文件。 解： LIBRARY ieee； USE ieee.std_logic_1164.ALL； ENTITY quad_tri IS PORT(a：IN STD_LOGIC_VECTOR（3 downto 0）； ɡ：IN STD_LOGIC； y： OUT STD_LOGIC_VECTOR（3 downto 0）)； END quad_tri ； ARCHITECTURE quad _buff OF quad_tri IS BEGIN WITH ɡ SELECT ɡ 只有1位 y ＜= a WHEN‘0’； “z z z z”WHEN others； END quad_buff； 解： LIBRARY ieee； USE ieee.std_logic_1164.ALL； ENTITY quad_tri IS PORT (a：IN STD_LOGIC_VECTOR（3 downto 0）； ɡ：IN STD_LOGIC； y： OUT STD_LOGIC_VECTOR（3 downto 0）)； END quad_tri ； ARCHITECTURE quad _buff OF quad_tri IS BEGIN WITH ɡ SELECT ɡ 只有1位 y ＜= a WHEN‘0’； “z z z z” WHEN others； END