pld的基本概念94.ppt

可编程逻辑 可编程阵列（与） 可编程阵列（或） 可编程阵列（与或） PLD实现组合逻辑例题 PLD类型 PLD类型 现场可编程门阵列 FPGA结构 CLB结构 FPGA结构 提问 十大PLD公司 ISP逻辑器件特点 熔丝图文件 ISP逻辑器件特点 ISP逻辑器件结构 ISP的通用逻辑块 ISP的GLB标准组态 ISP的GLB高速组态 ISP的GLB异或组态 ISP的GLB单乘积项组态 ISP的GLB多模式组态 ISP的输出布线ORP ISP的输出布线ORP编程 ISP的输出布线ORP跨过 ISP的输入输出单元IOC ISP的输入输出单元IOC 输出使能的公共乘积项OE 巨块 时钟分配网络CDN 信号流程 在系统编程原理和方法 原理图方式设计 原理图输入 VHDL语言结构 VHDL语言结构组成 实体说明、结构体格式 实体说明、结构体格式 并行描述语句-进程语句 并发信号赋值语句 条件信号赋值语句 选择信号赋值语句 结构体的三种描述(数据流描述) 结构描述方式 结构描述方式 行为描述方式 组合逻辑设计-多输入简单门 组合逻辑设计_三态门 组合逻辑设计_总线缓冲器 组合逻辑设计_编码器 组合逻辑设计_译码器 组合逻辑设计_选择器 组合逻辑设计_比较器 组合逻辑设计_通用加法器 时序逻辑设计 基本D触发器的描述 同步复位触发器的描述 异步复位触发器的描述 同步置位/复位触发器的描述 异步置位/复位触发器的描述 JK触发器的描述 锁存器的描述 寄存器的描述 计数器的描述1 计数器的描述2 有限状态机 有限状态机 单进程描述状态机 单进程描述状态机 同步置位/复位的D触发器 D CP Q Q d clk q qb R reset S set LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; ENTITY sync_rsdff IS PORT (d,clk,set,reset : IN std_logic; q,qb : OUT std_logic); END sync_rsdff; ARCHITECTURE rtl_arc OF sync_rsdff IS BEGIN PROCESS (clk) BEGIN IF (clkevent AND clk =1) THEN IF (set =0 AND reset =1) THEN q = 1; qb = 0; ELSIF (set =1 AND reset =0) THEN q = 0; qb = 1; ELSE q = d; qb = NOT d; END IF; END IF; END PROCESS; END rtl_arc; 异步置位/复位的D触发器 D CP Q Q d clk q qb R reset S set LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; ENTITY async_rsdff IS PORT (d,clk,set,reset: IN std_logic; q,qb : OUT std_logic); END async_rsdff; ARCHITECTURE rtl_arc OF async_rsdff IS BEGIN PROCESS (clk,set,reset) BEGIN IF (set =0 AND reset =1) THEN q = 1; qb = 0; ELSIF (set =1 AND reset =0) THEN q = 0; qb = 1; ELSIF (clkevent AND clk =1) THEN q = d;