时序逻辑建模veriloghdl数字系统设计及实践学习指南.pptVIP

* 第5章 时序逻辑建模 Verilog HDL 数字系统设计及实践 学习指南 【知识目标】 （1） 掌握时序电路的基本概念和含义； （2） 掌握如何用Verilog行为描述语句表示寄存器和锁存器； （3） 掌握如何用Verilog描述有限状态机； （4） 理解同步时序逻辑设计的概念； （5） 掌握多种典型时序电路的Verilog描述。 【技能目标】 （1） 熟练使用Verilog构建各种寄存器、锁存器和基本的存储单元； （2） 熟练使用Verilog描述各种同步有限状态机电路； （3） 理解同步实现逻辑设计的重要性。 【重点难点】 （1） 如何避免在设计中产生意外的产生锁存器； （2） 如何设计可综合的时序逻辑； （3） 充分理解使用同步时序逻辑进行设计的意义和优缺点。 5.1 时序逻辑建模概述 时序逻辑电路，是指在Verilog HDL所描述的电路中，包含一个或多个存储单元。 这些存储单元可以是边沿触发的寄存器，或者是电平触发的锁存器。由于引入了 存储单元，时序逻辑电路具有“记忆”功能，可以记录当前时刻之前的输入激励情况 以及电路状态。因此，与组合逻辑不同的是，时序逻辑的输出同时取决于当前时刻 和以前时刻的输入。 图5.1 组合逻辑和时序逻辑共同构建数字系统 5.2 寄存器和锁存器的设计 寄存器和锁存器是时序逻辑电路中最基本的存储单元。本书中描述的锁存器和寄存器， 分别特指数字电路课程中介绍过的D锁存器和边沿触发的D触发器。 5.2.1寄存器设计实例 【例5.1】利用Verilog HDL设计一个简单寄存器。该寄存器在时钟信号i_clk上升沿触 发，其数据输入信号为i_din。 // example_5_1: A simple register module dff ( input i_clk, input i_din, output reg o_dout ); // 在always语句的敏感列表@()中加入边沿敏感的时钟信号i_clk always @ (posedge i_clk) o_dout = i_din; endmodule 5.2 寄存器和锁存器的设计 寄存器和锁存器是时序逻辑电路中最基本的存储单元。本书中描述的锁存器和寄存器， 分别特指数字电路课程中介绍过的D锁存器和边沿触发的D触发器。 5.2.1寄存器设计实例 【例5.1】利用Verilog HDL设计一个简单寄存器。该寄存器在时钟信号i_clk上升沿触 发，其数据输入信号为i_din。 // example_5_1: A simple register module dff ( input i_clk, input i_din, output reg o_dout ); // 在always语句的敏感列表@( )中加入边沿敏感的时钟信号i_clk always @ (posedge i_clk) o_dout = i_din; endmodule 5.2 寄存器和锁存器的设计 图5.2 example5_1代码所示电路 5.2.2锁存器设计实例 【例5.3】用Verilog HDL描述一个简单的锁存器。该锁存器在控制信号i_en为高电平时开 启，为低电平时锁存当前值。 // example_5_3: A simple latch module latch ( input i_en, input i_din, output reg o_dout ); // 敏感列表中没有边沿触发的信号 5.2 寄存器和锁存器的设计 always @ (i_din or i_en) if (i_en) o_dout = i_din; // 没有与if语句对应的else语句，生成锁存器，否则生成组合逻辑。 endmodule 图5.4 example_5_3代码所示电路 5.3 寄存器和锁存器的推断 不带复位端口的简单寄存器可以由一个在always语句中被赋值的变量描述，并且该 always语句的敏感列表中只包含一个边沿敏感的信号。在描述寄存器的always语句中， 应该使用非阻塞赋值(Non-blocking assignment)来给变量 赋值，以保证生成正确的寄存器 电路，并且在仿真中避免产生竞争(Si