纳米CMOS技术知识课件PPT.ppt

纳米CMOS技术;纳米CMOS技术;;IC技术发展沿革：微米－亚微米－深亚微米－超深亚微米(纳米);Intel处理器的发展;硅基MOS集成电路仍将 是微电子技术的主流;新材料、新技术的使用 使特征尺度不断缩小;新材料、新技术的使用 使特征尺度不断缩小;32nm技术曾响起的集结号 ;2009年对22nm技术节点的设想;22nm工艺的风险评估(2009);Intel的22nm工艺（2012年）;Intel公布的关于未来两年的路线图（2012年）;设计技术、系统结构等方面的发展;设计技术、系统结构等方面的发展;设计技术、系统结构等方面的发展;设计技术、系统结构等方面的发展;市场需求推动半导体产业发展;市场需求是推动半导体产业发展;集成电路走向系统芯片;IC的速度很高、功耗很小，但由于 PCB板中的连线延时、噪声、可靠 性以及重量等因素的限制，已无法 满足性能日益提高的整机系统的要求;;八十年代的电子系统设计;;SOC是从整个系统的角度出发，把处理机制、模型算法、芯片结构、各层次电路直至器件的设计紧密结合起来，在单个芯片上完成整个系统的功能 SOC必须采用从系统行为级开始自顶向下(Top-Down)地设计 SOC的优势 嵌入式模拟电路的Core可以抑制噪声问题 嵌入式CPU Core可以使设计者有更大的自由度 降低功耗，不需要大量的输出缓冲器 使DRAM和CPU之间的速度接近;SOC与IC组成的系统相比，由于SOC能够综合并全盘考虑整个系统的各种情况，可以在同样的工艺技术条件下实现更高性能的系统指标 若采用IS方法和0.35?m工艺设计系统芯片，在相同的系统复杂度和处理速率下，能够相当于采用0.25 ~ 0.18?m工艺制作的IC所实现的同样系统的性能 与采用常规IC方法设计的芯片相比，采用SOC完成同样功能所需要的晶体管数目可以有数量级的降低;SOC的三大支持技术 软硬件协同设计：Co-Design IP技术 界面综合(Interface Synthesis)技术;软硬件Co-Design 面向各种系统的功能划分理论(Function Partation Theory) 计算机 通讯 压缩解压缩 加密与解密 ;IP技术 软IP核：Soft IP (行为描述) 固IP核：Firm IP (门级描述，网单) 硬IP核：Hard IP(版图) 通用模块 CMOS DRAM 数模混合：D/A、A/D 深亚微米电路优化设计：在模型模拟的基???上，对速度、功耗、可靠性等进行优化设计 最大工艺容差设计：与工艺有最大的容差;Interface Synthesis IP + Glue Logic (胶连逻辑) 面向IP综合的算法及其实现技术 ;MEMS技术和DNA芯片;微机电系统;目前的MEMS与IC初期情况相似;MEMS器件及应用;MEMS技术;DNA芯片;DNA芯片;DNA芯片;DNA芯片;DNA芯片;;硅的工艺发展;平面工艺和外延技术的出现是半导体器件制造技术的重大变革;氧化工艺;氧化工艺;掺杂工艺;光刻工艺;光刻工艺;外延工艺;硅平面工艺的基本流程;硅平面工艺的基本流程;硅平面工艺的基本流程;硅平面工艺的基本流程;硅平面工艺的基本流程;硅平面工艺的基本流程;硅平面工艺的基本流程;硅平面工艺的基本流程;硅平面工艺的基本流程;有埋层双极晶体管的剖面图与版图;CMOS反相器的剖面图与版图;CMOS;;光刻技术;光刻技术;第一种途径;光刻机;第二种途径;第二种途径;第三种途径;第三种途径;第三种途径;EUV的吸引力;EUV达到量产的挑战;总结;;;与栅有关的不良效应;1.击穿;;2.栅隧穿;FN隧穿与直接隧穿;左图所示为通过栅介质的基本陷阱辅助隧穿过程。来自阴极的电子被捕获，电子能量松弛化为陷阱能量 及声子发射能量 ，之后发射至阳极。在综合考虑不同介质厚度下的陷阱辅助隧穿电流后表达为： ;三种隧穿电流的表达式;该模型得出的结果与测量和数值模拟得出的数据具有很好的一致性。当栅极氧化层厚度减小时，栅极隧穿电流急剧增大。当 从 3.6nm减小至1.5nm，隧穿电流密度增加了 量级。 ;p-MOSFET空穴隧穿电流密度： ;MOSFET中的隧穿电流。Igs：栅极和源极之间的隧穿； Igc：栅极和沟道之间的隧穿；Igd栅极和漏极之间的隧穿 。MOSFET中的栅极隧穿被分成沟道区域和衬底一侧的源/漏区域隧穿两部分。栅极直接隧穿与栅极氧化层厚度之间存在指数相关性 。;栅到沟道隧穿;栅到源漏扩展区隧穿;隧穿电流对MOSFET的影响;多晶硅电阻;多晶硅耗尽;反