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6.3.2　同步计数器 6.2.2　同步二进制计数器 ③ 计数器的状态转换表 　　表6-5 3位二进制加法计数器状态转换表 0 0 0 0 8 7 1 1 1 7 6 1 1 0 6 5 1 0 1 5 4 1 0 0 4 3 0 1 1 3 2 0 1 0 2 1 0 0 1 1 0 0 0 0 0 等效十进制数 Q2 Q1 Q0 CP顺序 ④ 时序图 　　图6-13 3位二进制加法计数器的时序图 ⑤ 状态转换图 　　图6-14 3位二进制加法计数器的状态转换图 圆圈内表示Q2Q1Q0的状态 用箭头表示状态转换的方向 ⑥ 结论 　如果计数器从000状态开始计数，在第八个计数脉冲输入后，计数器又重新回到000状态，完成了一次计数循环。所以该计数器是八进制加法计数器或称为模8加法计数器。 　　如果计数脉冲CP的频率为f0，那么Q0输出波形的频率为1/2f0，Q1输出波形的频率为1/4 f0，Q2输出波形的频率为1/8 f0。这说明计数器除具有计数功能外，还具有分频的功能。 图6-15 由D触发器构成的3位异步二进制加法计数器 (a) 电路图 （b）时序图 仿真 （2）由D触发器构成的3位异步二进制加法计数器（用CP脉冲上升沿触发） 2．异步二进制减法计数器 　　必须满足二进制数的减法运算规则：0-1不够减，应向相邻高位借位，即10-1＝1。 　　组成二进制减法计数器时，各触发器应当满足：　　 ① 每输入一个计数脉冲，触发器应当翻转一次（即用T′触发器）； 　　② 当低位触发器由0变为1时，应输出一个借位信号加到相邻高位触发器的计数输入端。 图6-16 3位异步二进制减法计数器 (a)逻辑图 ( b)时序图 仿真 （1）JK触发器组成的3位异步二进制减法计数器 （用CP脉冲下降沿触发）。 表6-6 3位二进制减法计数器状态表 0 0 0 0 8 1 0 0 1 7 2 0 1 0 6 3 0 1 1 5 4 1 0 0 4 5 1 0 1 3 6 1 1 0 2 7 1 1 1 1 0 0 0 0 0 等效十进制数 Q2 Q1 Q0 CP顺序 　　图6-17 3位异步二进制减法计数器的状态转换图 圆圈内表示Q2Q1Q0的状态 用箭头表示状态转换的方向 图6-18 由D触发器构成的3位异步二进制减法计数器 仿真 （2）D触发器构成的3位异步二进制减法计数器 （用CP脉冲上升沿触发）。 　　异步二进制计数器的构成方法可以归纳为： 　　① N位异步二进制计数器由N个计数型（T′）触发器组成。 　　②若采用下降沿触发的触发器 　　加法计数器的进位信号从Q端引出 　　减法计数器的借位信号从Q端引出 　　若采用上升沿触发的触发器 　　加法计数器的进位信号从Q端引出 　　减法计数器的借位信号从Q端引出 　　N位二进制计数器可以计2N个数，所以又可称为2N进制计数器。 　　异步二进制计数器的优点：电路较为简单。 　　缺点：进位（或借位）信号是逐级传送的，工作频率不能太高； 　　状态逐级翻转，存在中间过渡状态 。 　　状态从111→000的过程？ 　　111→110 →100 → 000 * * 6.2.1　异步二进制计数器 6.2.2 同步二进制计数器 6.2 二进制计数器 结束 放映 复习 时序逻辑电路的特点？ 寄存器分类？ ８位二进制数码需几个触发器来存放？ 6.3.1　异步计数器 6.3.2 同步计数器 6.3 任意进制计数器 结束 放映 复习 　　如果计数脉冲CP的频率为f0，希望得到八分频的输出波形，需几进制计数器？ 　　异步二进制计数器的构成方法？ 重点： 1．实现任意进制异步计数器的脉冲反馈法。 2．同步计数器的分析方法。 　　任意进制计数器是指计数器的模N不等于2n的计数器。 6.3 任意进制计数器 　　在异步二进制计数器的基础上，通过脉冲反馈或阻塞反馈来实现。 6.3.1 异步计数器 1．脉冲反馈式 （以10进制计数器为例） 　　① 设计思想：通过反馈线和门电路来控制二进制计数器中各触发器的RD端，以消去多余状态（无效状态）构成任意进制计数器。