第章--触发器和时序逻辑电路.ppt

第21章 触发器和时序逻辑电路 21.1 双稳态触发器 21.1.1 R－S 触发器 21.1.2 JK触发器 21.1.4 触发器逻辑功能的转换 21.2 寄存器 21.2.1 数码寄存器 21.2.2 移位寄存器 21.3 计数器 21.3.1 二进制计数器 四位二进制同步加法计数器级间连接的逻辑关系 例:分析图示逻辑电路的逻辑功能,说明其用处。 设初始状态为“000”。 2.列写状态转换表，分析其状态转换过程 21.3.2 十进制计数器 逻辑功能及外引线排列 逻辑功能及外引线排列 逻辑功能及外引线排列 21.4 由555定时器组成的单稳态触发器和无稳态触发器 由555定时器组成的多谐振荡器 由555定时器组成的单稳态触发器 由555定时器组成的单稳态触发器 由555定时器组成的单稳态触发器 计数脉冲同时加到各位触发器上，当每个到来后 触发器状态是否改变要看J、K的状态。 Q FF3 Q FF2 Q FF1 Q FF0 Q3 Q2 Q0 Q1 CP J K J K J K J K 由主从型 JK 触发器组成的同步四位二进制加法计数器 最低位触发器FF0每一个脉冲就翻转一次； FF1：当Q0=1时，再来一个脉冲则翻转一次； FF2：当Q1=Q0= 1时，再来一个脉冲则翻转一次。 FF3：当Q2=Q1 = Q0=1 时再来一 个时钟FF3翻转。 74LS161型四位同步二进制计数器 (a) 外引线排列图； (b) 逻辑符号 A0 A1 A3 A2 UCC:16 GND:8 EP ET CP LD RD 3 4 5 6 11 12 13 14 15 Q0 Q3 Q1 Q2 RCO 74LS161 7 10 2 9 1 A0 1 CP 2 3 4 RCO 5 A3 6 EP 7 GND 8 9 11 10 12 13 14 15 16 +UCC 74LS161 LD A1 A2 ET Q0 Q3 Q1 Q2 RD (a) (b) 0 1 1 1 1 ? ? 1 1 0 ? ? 0 RD CP EP ET ? ? ? 表21.3.4 74LS161型同步二进制计数器的功能表 ? ? ? 0 1 1 1 LD 输 入 输 出 Q3 Q2 Q1 Q0 A3 A2 A1 A0 ? d3 d2 d1 d0 ? ? ? d3 d2 d1 d0 计 数 保 持 保 持 0 0 0 0 RD Q J K Q Q0 FF0 Q J K Q Q1 FF1 Q J K Q Q2 FF2 CP 计数脉冲 解：1. 写出各触发器J、K端和CP端的逻辑表达式 CP0= CP K0 =1 J0 =Q2 K1 =1 J1 =1 CP1= Q0 J2=Q0Q1 K2 =1 CP2= CP RD Q J K Q Q0 FF0 Q J K Q Q1 FF1 Q J K Q Q2 FF2 CP 计数脉冲 解：当初始状态为“000”时， 各触发器J、K端和Cp端的电平为 CP0= CP=0 K0 =1 J0 =Q2=1 K1 =1 J1 =1 CP1= Q0=0 J2=Q0Q1=0 K2 =1 CP2= CP=0 RD Q J K Q Q0 FF0 Q J K Q Q1 FF1 Q J K Q Q2 FF2 CP 计数脉冲 0 1 1 1 1 1 CP J2=Q0Q1 K2 =1 J1 = K1 =1 K0 =1 J0 =Q2 Q2 Q1 Q0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 1 0 1 1 1 1 1 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 0 0 0 由表可知，经5个脉冲循环一次，为五进制计数器。 CP1= Q0 由于计数脉冲没有同时加到各位触发器上，所以为异步计数器。 异步五进制计数器工作波形 CP 1 2 3 4 5 Q0 Q1 Q2 十进制计数器： 计数规律：“逢十进一”。它是用四位二进制数表示对应的十进制数，所以又称为二-十进制计数器。 四位二进制可以表示十六种状态，为了表示十进制数的十个状态，需要去掉六种状态，具体去掉哪六种状态，有不同的安排，这里仅介绍广泛使用 8421编码的十进制计数器。 1.同步十进制计数器 十进制加法计数器状态表 二进制数 Q3 Q2 Q1 Q0 脉冲数 (CP) 十进制数 0 1 2 3 4 5 6 7 8 9 10 0 0