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8位16进制频率计数器
主程序
LIBRARY IEEE;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY FREQTEST IS
PORT(CLK1HZ:IN STD_LOGIC;
FSIN :IN STD_LOGIC;
DOUT :OUT STD_LOGIC_VECTOR(31 DOWNTO 0));
END FREQTEST;
ARCHITECTURE struc OF FREQTEST IS
COMPONENT FTCTRL
PORT(CLKK:IN STD_LOGIC;
CNT_EN:OUT STD_LOGIC;
RST_CNT:OUT STD_LOGIC;
LOAD:OUT STD_LOGIC);
END COMPONENT;
COMPONENT COUNTER32B
PORT(FIN:IN STD_LOGIC;
CLR:IN STD_LOGIC;
ENABLE:IN STD_LOGIC;
DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0));
END COMPONENT;
COMPONENT REG32B
PORT(LK:IN STD_LOGIC;
DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0);
DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0));
END COMPONENT;
SIGNAL TSTEN1:STD_LOGIC;
SIGNAL CLR_CNT1:STD_LOGIC;
SIGNAL LOAD1:STD_LOGIC;
SIGNAL DTO1:STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL CARRY_OUT1:STD_LOGIC_VECTOR(6 DOWNTO 0);
BEGIN
U1: FTCTRL PORT MAP(CLKK=CLK1HZ,CNT_EN=TSTEN1,
RST_CNT=CLR_CNT1,LOAD=LOAD1);
U2: REG32B PORT MAP(LK=LOAD1, DIN=DTO1, DOUT=DOUT);
U3: COUNTER32B PORT MAP(FIN=FSIN,CLR=CLR_CNT1,
ENABLE=TSTEN1,DOUT=DTO1);
END struc;
计数器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY COUNTER32B IS
PORT(FIN:IN STD_LOGIC;
CLR:IN STD_LOGIC;
ENABLE:IN STD_LOGIC;
DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0));
END COUNTER32B;
ARCHITECTURE behav OF COUNTER32B IS
SIGNAL CQI:STD_LOGIC_VECTOR(31 DOWNTO 0);
BEGIN
PROCESS(FIN,CLR,ENABLE)
BEGIN
IF CLR=1 THEN CQI = (OTHERS=0);
ELSIF FINEVENT AND FIN =1THEN
IF ENABLE=1 THEN CQI =CQI+1;
END IF;
END IF;
END PROCESS;
DOUT=CQI;
END behav;
控制
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY COUNTER32B IS
PORT(FIN:IN STD_LOGIC;
CLR:IN STD_LOGIC;
ENABLE:IN STD_LOGIC;
DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0));
END COUNTER32B;
ARCHITECTURE behav OF COUNTER32B IS
SIGNAL CQI:STD_LOGIC_VECTOR(31 DOWNTO 0);
BEGIN
PROCESS(FIN,CLR,ENABLE)
BEGIN
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