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①维持阻塞边沿触发器 ； ②利用各门电路传输延迟时间的不同构成边沿触发器； ③利用CMOS传输门的边沿触发器； ④利用二极管进行配置的边沿触发器等。 主要有： 边沿触发器即利用cp边沿触发的触发器，也就是触发器的次态仅取决于cp信号的上升沿 (↑)或下降沿 (↓)到达时刻输入信号的状态。 5.4　边沿触发器 一、维持阻塞D触发器 D触发器：6个与非门组成，G1、G2构成基本RS触发器。 预置RD: SD=1、RD=0，清0 清零SD ： SD=0、RD=1，置1 工作：SD=RD=1 1、电路组成 2、工作过程： 1）CP=0时 G3G4封锁：Q3=Q4=1，触发器Qn+1状态不变。 反馈信息打开G5G6 —接收D。 2）CP由0 变1时，触发器翻转。 G3G4打开 Q3=Q5=D、Q4=Q6=D。 则Qn+1=Q4=D 3）触发器翻转后，在CP=1时输入信号被封锁。 如 Q3=0（Q=0）——封锁G5 、D a 线——置0维持线、置1 阻塞线。 如Q4=0（Q=1）——封锁G6 、 G3、 D b——置1维持线，c——置0阻塞线。 CP正跳沿前接收输入信号、正跳沿触发、正跳沿后被封锁。 边沿触发器： a b c Q5=D , Q6=Q5 =D 输入信号 触发器翻转 边沿D触发器功能表 符号 上升沿触发 Q D cp 1D C1 Q 无圈“○”,上升降沿翻转 异步置1端 异步清0端 3、功能描述 (1)特征表和特征方程 特征表： 特征方程: Q n+1=D (2)驱动表 (3)状态转换图 Qn D Qn+1 0 0 0 0 1 1 1 0 0 1 1 1 Qn Qn+1 D 0 0 0 0 1 1 1 0 0 1 1 1 0 1 D=1 D=1 D=0 D=0 (4)时序图 CP D Q (设原态Q=1) 异步清0 异步置1 变0 转0 变0 变0 转1 Q n+1=Dn Q D cp 1D C1 Q 二、利用传输延迟的边沿触发器 负跳变触发的JK边沿触发器 。 1、电路图 ①由或非门和与门构成基本触发器。 ②与非门构成触发引导门,且与非门的延迟时间 大于基本触发器的翻转时间。 利用各门电路传输延迟时间的不同构成的边沿触发器 Q J cp K 1J C1 1K Q 2、符号 ☆ CP=0期间：Q3、Q4均为1，G12、G22也被CP封锁，触发器状态维持不变。 ☆ CP由0变1时，触发器不翻转，为接收输入信号作准备。 触发器状态维持不变 ☆ CP=1期间：触发器不翻转，为接收输入信号作准备。 触发器状态维持不变 ☆CP 由1变0时，触发器的状态只取决于CP脉冲↓到来前一瞬间输入信号JK的状态。 3、工作原理 下降沿触发式 JK 触发器功能表 Qn 1 1 ↓ 1 0 1 ↓ 0 1 0 ↓ 在 CP↓时刻执行 JK 功能 Qn 0 0 ↓ Qn × × 1 保持不变 Qn × × 0 说 明 Qn+1 K J CP JK触发器 1 1 1 1 00 01 11 10 01 JK Qn 所示为其工作波形。 5.5 集成触发器 一、集成D 触发器 双D触发器74LS74： ——带有预置、清零上跳沿触发的边沿触发器。 7474、74H74 等功能相同。 集成边沿D触发器 注意：CC4013的异步输入端RD和SD为高电平有效。 CP上升沿触发 D Qn Qn+1 0 0 0 0 1 0 1 0 1 1 1 1 1、特性表 2、特性方程 3、状态图 0 1 D=1 D=1 D=0 D=0 4、时序图 CP D Q (设原态Q=1) 异步清0 异步置1 Q n+1=Dn Q D cp 1D C1 Q 集成JK触发器74LS112 (a) 外引脚图 (b) 逻辑符号 常用的有74LS112、CC4027等。 　74LS112为负边沿触发的双JK触发器。SD、RD分别为异步置1端和异步置0端，均为低电平有效。 (1) 74LS112的外引脚图和逻辑符号 二、 集成JK触发器 集成边沿JK