2016EDAVerilog01概述教程.ppt

* * * * * * * 但能不能综合（一般是不能综合的），要根据实际情况确定 * * * * * * * * * * * * * * * * CPLD，例如XC95000 万门左右 FPGA：例如 Spatan-3 5万~500百万 Virtex-4 120百万~2千万 * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 1.3 硬件描述语言 Verilog HDL： * * 1.3硬件描述语言 Verilog HDL与VHDL共同点： 能抽象表示电路的行为和结构 支持逻辑设计中层次与范围地描述 可借用高级语言地精巧结构来简化电路行为和结构；具有电路仿真与验证机制以保证设计的正确性 支持电路描述由高层到低层的综合转换 硬件描述和实现工艺无关 便于文档管理 易于理解和设计重用 * * 1.3 硬件描述语言 Verilog HDL与VHDL不同点： Verilog资源比VHDL丰富； Verilog更容易掌握（智者见智 ?），VHDL需要有Ada编程基础； Verilog在系统级抽象方面要比VHDL略差一些，而在门级开关电路描述方面要强的多； VHDL的逻辑综合较Verilog HDL要出色一些； * * 1.3 硬件描述语言 Verilog HDL与VHDL不同点： * * 1.3 硬件描述语言 关于描述方法的说明： 系统级：设计模块的外部性能模型 行为级：技术指标和算法的Verilog描述模型 RTL级：逻辑功能的Verilog描述 门级 ：逻辑结构的Verilog描述 开关级：具体的晶体管物理器件的描述 * * 1.3 硬件描述语言 关于描述方法的说明： 系统级：有关系统调用和结构的模块， 容易理解； 算法级：有关行为和技术指标模块， 容易理解； RTL级：有关逻辑执行步骤的模块， 较难理解； 门级 ：有关逻辑部件互相连接的模块，很难理解； 开关级：有关物理形状和布局参数的模块，非常难理解 * * 1.4 Verilog HDL Verilog HDL的功能 可描述顺序执行或并发执行的程序结构； 用延迟表达式或事件表达式来明确控制过程的启动时间； 通过命名的事件来触发其它过程里的激活行为或停止行为； 提供了条件（如 if-else , case）和循环结构； 提供了可带参数且非零延迟时间的任务程序结构； 提供了可定义新的操作符的函数结构； 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 * * 1.4 Verilog HDL Verilog的应用方面 ASIC 和FPGA设计师可用它来编写可综合的代码。 描述系统的结构，做高层次的仿真。 验证工程师编写各种层次的测试模块对具体电路设计工程师所设计的模块进行全面细致的验证。 库模型的设计：可以用于描述ASIC 和FPGA的基本单元（Cell）部件，也可以描述复杂的宏单元（Macro Cell）。 * * 1.4 Verilog HDL Verilog与C语言 C Verilog HDL sub-function module, function, task if … else if … else if … else if … else switch case {,} begin, end for for while while break disable #define `define int integer printf $monitor, $display, $strobe * * 1.4 Verilog Verilog与C语言 C Verilog HDL 功能 * * 乘 / / 除 + + 加 - - 减 % % 取模 ! ! 反逻辑 逻辑且 || || 逻辑或 大于 小于 = = 大于等于 = = 小于等于 == == 等于 !=