2016EDAVerilog08总复习教程.pptVIP

* * 电子电路设计训练数字部分（Verilog HDL） 复习 * * 8.1 考试范围 讲义：前七次讲授内容（除了流水线设计一节） 教材：第一部分Verilog数字设计基础 第二部分设计和验证部分（包括第9、10（除了流水 线小节）、11、12、13、14、15等章节） 第三部分设计示范与实验练习（以及我们要求的实验一~实验四内容） 考试形式：闭卷考试 卷面分数：50% “考核方法：平时成绩10%；实验课操作 20%；实验报告 20%；最后考试 50% ”（第一讲PPT的第四页） * * 8.2 复习要点 基础知识：理解用HDL语言开发硬件的设计过程，理解Verilog HDL模型的不同抽象级别； Verilog HDL语法：掌握模块、运算符、条件语句、循环语句、块语句、函数、任务和常用系统任务的使用和设计方法，注意可综合性，以及硬件电路特性，理解阻塞和非阻塞赋值区别； 电路设计：理解可综合风格的组合逻辑和时序逻辑电路设计思想，掌握典型电路设计方法，掌握利用有限状态机进行复杂数字电路的设计思想和方法； 测试与仿真：理解数字电路仿真意义，掌握测试代码设计方法； * * 8.3 考试题型 填空题（或 选择题+填空题 ，或 正误题）——约5小题 电路分析 和 小型的电路设计 题——约两题，但相当于3~5小题 电路设计题——一般是两道大题 问答题 （只会在补考中出现） * 免责声明 保证考试的题目与本PPT中的例题绝对不同，与历年的考卷也绝对不同，不要妄图通过猜题押题而“走捷径”。 * * 8.3 考试题型 填空题 Eg1. 现有的两种主要的硬件描述语言是 和 。 Eg2. 将题中的连续赋值语句补充完整以实现对应电路的逻辑功能。 assign F= E ( ((A B) (C D) ) ) Eg3. 4’b1011 4’b0101= 。 * * 8.3 考试题型 填空题 Eg4.请在下面的空格中填入适当的符号使其描述右图模块 a b c d e module Block1(a, b, , , ); input , , ; d, ; assign d = a | ( b ~c) ; assign e = ( b ~c );_______ * * 8.3 考试题型 电路分析题 Eg6.根据图示逻辑，利用门级电路给出电路描述 注意：门级电路设计题不需要考虑延迟。 * * 8.3 考试题型 小型电路设计题 Eg5. 根据时序图设计与之功能匹配的电路模块（透明锁存器），并要求可以综合 注意：需要书写完整的模块，包括模块名、输入/输出、逻辑等。 * * 8.3 考试题型 电路设计题 Eg7. 使用Verilog HDL设计一个3—8译码电路。输入in为3-bit信号，输出out为8-bit信号，当输入信号in为i时，使输出的第i位为1，其余位为0。 注意：需要书写完整的模块，包括模块名、输入/输出、逻辑等。 * * 8.3 考试题型 电路设计题 Eg8. 使用Verilog HDL 设计如下码型变换器，并将图中输出信号的波形补充完整。输入信号RST(复位信号)，CLK（时钟信号，与数据X同步），X（输入待处理信号）、Y（输出）。 异或运算 xor ：两个输入相同则输出0，不同则输出1注：复位之前输出信号的状态即波形图中灰色区域为未知状态 * * 8.3 考试题型 电路设计题 Eg9. 如图所示为某逻辑有限状态机转换图，根据状态转换结果给出相应的行为描述。 Start Stop Clear Idle A/K1=0 !Reset/K2=0,K1=0 !Reset/K2=0,K1=0 !A !Reset/K2=0,K1=0 A/K2=1 !Reset|！A/K2=0,K1=1 * * 8.3 考试题型 问答题 Eg10. 利用Verilog进行数字电路设计开发时，一般有哪几个典型设计过程？ * * 联系方法 何锋 robinleo@ 010新主楼 F710 202教研室——（下属之）航空电子与总线通信实验室 Avionics and Bus Communications Laboratory(ABC Lab) * * * * * * * * * * * * * * * * * * * * * * * * * *