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5.4.3 两级物理地址译码方案 读/写控制信号、数据宽度指示信号、传送方式指示信号,等 * 假设某系统地址总线宽度为20 bit,现需要将0C0000H ~ 0CFFFFH地址范围划分为8个同样大小的地址空间,提供给总线上的8个模块,试设计相应的译码电路。【16^4=2^16=8*2^13】 模块 A19 ~ A16 A15 A14 A13 A12~A0 地址空间(范围) ① 1100 0 0 0 1111111111111~0000000000000 0C1FFFH~0C0000H ② 1100 0 0 1 1111111111111~0000000000000 0C3FFFH~0C2000H ③ 1100 0 1 0 1111111111111~0000000000000 0C5FFFH~0C4000H ④ 1100 0 1 1 1111111111111~0000000000000 0C7FFFH~0C6000H ⑤ 1100 1 0 0 1111111111111~0000000000000 0C9FFFH~0C8000H ⑥ 1100 1 0 1 1111111111111~0000000000000 0CBFFFH~0CA000H ⑦ 1100 1 1 0 1111111111111~0000000000000 0CDFFFH~0CC000H ⑧ 1100 1 1 1 1111111111111~0000000000000 0CFFFFH~0CE000H * 全译码电路的实现 * 部分译码方式 最高段地址不参与译码,将会因此存在地址重叠,且模块地址不连续。 */42 * 线译码方式 需较多选择线,且同样存在地址重叠,且模块地址不连续。 A31 ~ A13 A12 ~ A0 地址空间(范围) ① XXXXXX0 1111111111111~0000000000000 ? ② XXXXX1X 1111111111111~0000000000000 ? ③ XXXX0XX 1111111111111~0000000000000 ? …… ⑦ 1XXXXXX 1111111111111~0000000000000 ? 思考:试写出各芯片占用的地址空间。 设32位地址线 三种译码方式的比较 全译码 系统所有地址线全部都应该参与译码: 低段地址线应直接接在模块上,寻址模块内单元; 中段地址线译码后产生片选信号区分不同模块; 高段地址线可用作片选信号有效的使能控制; 部分译码 高段地址信号不参与译码,会造成地址空间的重叠及不连续。 线译码 电路结构简单,但系统必须保证参与片选的地址线不能同时为有效电平; 同部分译码法一样,因为有地址信号线不参与译码,也存在地址重叠及不连续的问题; * 例 地址总线宽度为16位,设计一个地址译码电路,要求每个模块内占用地址数为4,模块地址在1000H~13DFH范围内可选 A15 ~ A10 A9 ~ A2 A1 ~ A0 模块地址空间 00010011~00 1000H~1003H1004H~1007H …… ……13DCH ~13DFH */42 * * 片选使能 片选 片内寻址 地址范围:1008; 地址模块: 1008/4=252; 需要8位片选线! 5.4.4 内存储器与并行总线的接口 另外,可能还需要考虑微处理器的时序匹配问题。 地址 译码 RD/WR 片选控制 IO//M 一、数据线:如果考虑总线负载问题,可加接数据收发器。 二、读写控制线:考虑有效电平。 字选:系统地址总线中的低位地址线直接与各存储芯片的地址线连接。 所需低位地址线的数目N与存储芯片容量L的关系:L=2N。 片选:系统地址总线中余下的高位地址线经译码后用做不同存储芯片 的片选。通常IO//M信号也参与片选译码。 三、地址线:字选+片选。 通常都由多片存储芯片构成 */42 * 总线隔离技术 * 输出端增强驱动能力 输入端减轻负载 减轻总线负载和减小总线冲突,接口通常使用驱动器(输出端)和 缓冲器(输入端)来实现设备与总线的隔离。 总线上数据与地址线分离时的时序示例 DB0~n 地址输出 数据有效 数据 采样 R/W AB0~N DB0~n AB0~N A0~N CS R/ W R/ W 存储器 总线 D0~n * 总线上数据与地址线复用时的时序示例 ALE 地址 锁存 地址 锁存 地址 输出 数据 有效 地址 输出 数据 有效 AD0~n 数据 采样 数据 采样 R/W 总线 AD0~n ALE R/W D0~n A0~n R/W 存储器 Di Qi G 地址锁存器 *
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