VHDL语言基础概述.ppt

第5章 VHDL语言基础--本章概述; 传统的电路系统设计方法的步骤从状态图的简化，写出最简逻辑表达式，到绘出电路原理图。这在不是较大的电路系统中，工程师可以用一定的时间，了解电路的原理。若电路系统非常庞大，工程师就不容易在电路原理图上了解电路的原理，而且对绘图者也是一项非常烦琐的工作。因此众多软件公司开发研制了具有自己特色的电路硬件描述语言（Hardware Description Language,HDL），这些硬件描述语言必然有很大的差异，工程师一旦选用某种硬件描述语言作为输入工具，就被束缚在这个硬件设计环境之中，不能在众多的软件工具中选择一个最佳组合作为自己的最优设计环境。因此，硬件设计工程师需要一种强大的、标准化的硬件描述语言，作为可相互交流的设计环境。; 美国国防部在20世纪80年代初提出了VHSIC（Very High Speed Integrated Circuit）计划，其目标之一是为下一代集成电路的生产，实现阶段性的工艺极限以及完成10万门级以上的设计，建立一项新的描述方法。1981年提出了一种新的HDL，称之为VHSIC Hardware Description Language，简称为VHDL，这种语言的成就有两个方面：;VHDL的主要优点是：; 4.支持大规模设计的分解和已有设计的再利用，一个大规模设计不可能一个人独立完成，它将由多人，多项目组来共同完成。VHDL为设计的分解和设计的再利用提供了有力的支持。;§5.1 VHDL程序结构 ; ; VHDL的基本组成;例1：; 模块中仅有一个设计实体，它提供该设计模块的公共信息，是VHDL设计电路的最基本部分。VHDL设计的电路系统是可以分层次的，所以设计的模块系统实体即可以是顶层实体，又可以是最底层实体。; 实体部分的大写单词ENTITY、IS、PORT、IN、OUT和END为关键字。在ENTITY...END之间表示实体内容，ENTITY后的字符串kxor表示实体的名称，即电路的符号名。端口（引脚）信息关键字PORT中的语句有三个端口，描述了信号的流向，分别是两个输入（IN）模式a1和b1，一个是输出（OUT）模式c1，端口信息除了输入输出之外，还可以是双向、缓冲器等。std_logic表示信号取值的类型为标准逻辑位，除了标准逻辑位之外，还可以是实数、整数、无符号数、物理以及以上数据类型组成的记录和数组集合，信号类型也可以是设计者定义。;三、描述部分—结构体：;kxor; 实体由类属说明和端口说明两个部分组成。根据IEEE标准，实体组织的一般格式为： ENTITY entity_name IS Generic Declarations Port Declarations END entity_name; (1076-1987 version) END ENTITY entity_name ; ( 1076-1993 version) ; 类属参量是一种端口界面常数，在所定义的环境中的 地位与常数相似，但却能从环境外部动态的接受赋值。模 块化设计时多用于不同层次模块之间信息的传递。可从外 部改变内电路结构和规模。 类属说明必须放在端口说明之前。 generic ( generic_name : type := value other generics... ); ; 类属常用于定义：实体端口的大小、设计实 体的物理特性、总线宽度、元件例化的数量等。 例： entity mck is generic(width: integer:=16); port(add_bus:out std_logic_vector (width-1 downto 0)); …;VHDL语言基础—端口说明;语法格式: Port （ 端口名称{，端口名称}：端口模式 数据类型； … 端口名称{，端口名称}：端口模式 数据类型 ）； 其中，端口模式： in: 输入型，此端口为只读型。 out: 输出型，只能在实体内部对其赋值。 inout:输入输出型，既可读也可赋值。 buffer: 缓冲型，与 out 相似，但可读。;VHDL语言基础—端口说明;VH