可靠设计与高速设计讲义.pptVIP

;声明;OUTLINE;OUTLINE;OUTLINE;VHDL结构体描述风格;行为描述风格;结构体描述风格;RTL描述风格;OUTLINE;RTL描述风格注意事项;1. “X”状态的传递(1);1. “X”状态的传递(2);1. “X”状态的传递(3);1. “X”状态的传递(4);1. “X”状态的传递(5);1. “X”状态的传递(5);1. “X”状态的传递(6);2. 时钟沿描述限制(1);2. 时钟沿描述限制(2);2. 时钟沿描述限制(3);OUTLINE;敏感信号的问题(1);敏感信号的问题(2);敏感信号的问题(3);OUTLINE;条件判断语句的注意事项;锁存的避免;;次态译码进程 Process( Pst, din ) Begin case Pst is when s0 = if( din = ‘1’ ) then Nst = s1; else Nst = s0; end if; when s1 = …. End process;;;锁存的避免 －－ 总结;无关态的使用;无关态的使用;;;无关态的使用 －－ 总结;优先级问题;Single if;Multiple if;OUTLINE;多驱动与总线复用;多驱动与总线复用;多驱动与总线复用;例子：任天堂游戏机的游戏卡(省略去游戏进度存储模块)内部的电路框图为： ;;;代码实现方法1，包括读控制进程和写控制进程： Rdproc: Process( cs, rd ) Begin if( cs = ‘0’) then Addr( 15 downto 0 ) = Ad(15 downto 0); elsif( rd’event and rd = ‘1’ ) then Addr( 15 downto 0) = Addr( 15 downto 0) + ‘1’; end if; End process;;Wrproc: Process( cs, wr ) Begin if( cs = ‘0’) then Addr( 15 downto 0 ) = Ad(15 downto 0); elsif( wr’event and wr = ‘1’ ) then Addr( 15 downto 0) = Addr( 15 downto 0) + ‘1’; end if; End process; ;;;rwproc: Process( cs, wr, rd ) Begin cclk = wr and rd; if( cs = ‘0’) then Addr( 15 downto 0 ) = Ad(15 downto 0); elsif( cclk’event and cclk = ‘1’ ) then Addr( 15 downto 0) = Addr( 15 downto 0) + ‘1’; end if; End process; ;软件思维?硬件思维 的转变;多驱动与总线复用;总线复用;;;;多驱动与总线复用;;;多驱动与总线复用;;双向端口代码实现：分两个方向分别描述;双向端口设计时序;双向端口的测试矢量时序;双向端口设计和仿真总结;OUTLINE;毛刺的消除;毛刺产生的机理;延时不平衡导致的毛刺：;毛刺消除的方法(1);毛刺消除的方法(2);寄存器采样(利用D端);时钟使能吸收;OUTLINE;OUTLINE;同步???计的概念;;同步系统的时序特点;OUTLINE;时钟质量的保证;时钟质量的保证;同步系统中的时钟skew;同步系统设计中应该使时钟的skew最小化;时钟质量的保证;时钟质量的保证;门控时钟(gated clk);Gated clk的危害;时钟质量的保证;;传统设计思路(暂省略复位信号)：;优化设计思路;选择派生使能方案的原因;注意派生使能的产生;;(时钟质量保证)小结;OUTLINE;时序电路的主要时序参数;路径延迟;路径的定义;关键路径;延时优化的几个要点;长路径的避免;回忆;状态机设计中，状态编码采用Binary编码和One-hot编码对系统会造成什么样的性能影响？这两种编码对FPGA/CPLD的适用情况如何？;;扇入系数与组合规模;;再回忆;问题：Mealy机中，能否用“次态”信号替代“输入”信号，与“现态”信号进行译码输出？;;;反馈多路选择与专用时钟使能;延时优化的几个要点;优化时序的设计调整;例：带优先级的