LDMOS器件在ESD保护中的应用.pdf

LDMOS 器件在 ESD 保护中的应用 电子科技大学功率集成技术研究室 肖艳 贺江平 张波 摘要： 本文针对 LDMOS 器件在 ESD 保护应用中的原理进行了分析，重点讨论了设计以及应用过程中如何降低 高触发电压和有效提高二次击穿电流，结合实际工艺对器件进行参数优化，得到了承受4KV ESD 电压的LDMOS 器件。 1 引言 端与 P 阱形成的反向 PN 结 D1 发生雪崩击穿。大 ESD （Electrostatic Discharge ）现象对集成电路 量空穴通过 P 阱流向其高掺杂 P＋区（衬底），形成 的可靠性造成了巨大威胁，利用片内半导体器件形 的电流在阱的寄生电阻 R1 上产生压降。随着电流 成保护电路是提高 ESD 保护的重要手段[1]。一般的 的增加，使压降达到PN 结 D2 开启电压时，D2 导 消费电子产品要求在人体放电模式（HBM， 通，寄生 NPN 管开启。NPN 的发射极（即 MOS Human-Body Mode ）模式下承受的 ESD 电压大于 的源端）存在大量电子，与空穴复合形成大的发射 极电流 I ，根据 NPN 管击穿特性[1～3]，I ∝（M －1 ） 2KV。智能功率集成电路通常需要高低压器件兼容 e b 集成来实现，横向双扩散绝缘栅场效应晶体管 Ie ，其中，Ib 为寄生NPN 基区电流，M 为雪崩倍增 （LDMOS ，Lateral Double Diffused MOS Transistor ） 因子，较小的M 即可以维持Ib ，集电极与基极间电 压。V 电压减小。此时，电流增加，产生Snapback 具有较高耐压，且与双极、CMOS 低压工艺兼容， cb 易于集成而被广泛应用于智能功率 IC 中。同时， 现象。 LDMOS 被广泛选用对高压通道进行 ESD 保护。本 文利用双金属层、0.6µm 双极-互补 MOS-双扩散 MOS （BCD ）工艺下的LDMOS 来实现一块智能功 率 IC 输出端口的静电保护，并成功通过测试，有 效提高了芯片的可靠性。 2 LDMOS静电保护结构 2.1 LDMOS 结构及工作机理 图 1 （a ）NMOS 剖面图； (b)LDMOS 剖面图 BCD 工艺中提供的对称LDMOS 纵向剖面结构 同样，LDMOS 结构在正向 ESD 脉冲下漏端 N － [4] 图如图 1 （b ）所示，其中栅氧厚度为 20nm ，栅长 漂移区与 P －body 区形成的结会发生雪崩击穿 ， 为L ，宽为 W，版图上有效沟道长度为Leff ，A 为漏 使寄生 NPN 开启进行电流泄放。但与 NMOS 相比 端接触孔到多晶硅栅的间距，B 为源端掺杂到衬底 较，LDMOS 结构中多出了 N－漂移区。其中的 N－ 高掺杂区 P＋的间距。LDMOS 器件与NMOS 在 ESD 区的存在增大了器件的耐压和导通电阻，也造成