计算机原理 第5章 VHDL硬件描述语言.ppt

什么是VHDL？ VHDL： VHSIC：超高速集成电路 Hardware:硬件 Desription:描述 Language:语言 VHDL的历史 80年代处由美国国防部实施超高速集成 电路（VHSIC）项目时开发的。 1987年右IEEE协会批准为IEEE工业标准，称为IEEE1076-1987。 各EDA公司相继推出支持VHDL语言的设计环境。 1993年被更新为93标准，即IEEE1076-1993。 进一步提高抽象描述层次，扩展系统描述功能。 (1) 逻辑描述层次： 一般的硬件描述语言可以在三个层次上进行电路描述，其层次由高到低依次可分为行为级、RTL级和门电路级。 VHDL语言是一种高级描述语言，适用于行为级和RTL级的描述，最适于描述电路的行为； Verilog语言和ABEL语言是一种较低级的描述语言，适用于RTL级和门电路级的描述，最适于描述门级电路。 (3) 综合过程 任何一种语言源程序，最终都要转换成门电路级才能被布线器或适配器所接受。 VHDL语言源程序的综合通常要经过行为级→RTL级→门电路级的转化，VHDL几乎不能直接控制门电路的生成。 Verilog语言和ABEL语言源程序的综合过程要稍简单，即经过RTL级→门电路级的转化，易于控制电路资源。 (5) 支持的EDA工具 支持VHDL和Verilog的EDA工具很多; 但支持ABEL的综合器仅Dataio一家。 (6) 国际化程度 VHDL和Verilog已成为IEEE标准; ABEL正朝国际化标准努力。 (2) VHDL具有丰富的仿真语句和库函数，使得在任何大系统的设计早期，就能查验设计系统的功能可行性，随时可对系统进行仿真模拟，对整个工程的结构和功能可行性做出判断。 (3) VHDL语句的行为描述能力和程序结构，决定了它具有支持大规模设计的分解和已有设计的再利用功能。VHDL中设计实体的概念、程序包的概念、设计库的概念为设计的分解和并行工作提供了有利的支持 VHDL体系符合TOP-DOWN-SE（并行工程），即软件设计中自顶向下的设计思想。 上市时间快，成本低 如何才算一个完整的VHDL程序(设计实体)，并没有完全一致的结论，因为不同的程序设计目的可以有不同的程序结构。 通常认为，一个完整的设计实体的最低要求应该能为VHDL综合器所接受，并能作为一个独立设计单元，即以元件的形式存在的VHDL程序。 半加器的描述 Entity halfadder is port(a,b:in std_logic; sum,carry : out std_logic); End halfadder; Architecture behavior of halfadder is Begin process(a,b) begin if(a=‘1’and b=‘1’) then carry=‘1’; else carry=‘0’; end if; if(a/ =b) then sum=‘1’; else sum=‘0’; end if; end process End behavior ; 注意： VHDL对语句中的所有操作数的数据类型都有严格的规定。 一个实体通常有一个或多个端口，端口类似于原理图部件符号上的管脚。实体与外界交流的信息必须通过端口通道流入或流出。 【例2.4】端口模式及IEEE库数据类型定义举例 ? LIBRARY IEEE； USE IEEE.STD_LOGIC.1164.ALL； ENTITY mm IS PORT(n0，n1，select： IN STD_LOGIC； Q： OUT STD_LOGIC； Bus： OUT STD_LOGIC_VECTOR(7 DOWNTO 0))； END mm； 在此例中端口数据类型取自IEEE标准库(该库中有数据类型和函数的说明)，其中STD_LOGIC 取值为“0”，“1”，“X”和“Z”。 因为使用了库，所以在实体说明前要增加库说明语句。 STD库(默认库)：STD库是VHDL的标准库，在库中有名为STANDARD的包，还有TEXTIO包。另外还有ASIC库、WORK库和用户自定义库等。（bit,bit-vector,boolea