基于FPGA的波形发生.pptVIP

基于FPGA的波形发生器的设计;设计内容;VHDL语言简介; Quartus II简介;波形频率合成的方法;DDS原理; 该系统由相位累加器，波形存储器 ( R O M) ，D / A转换器和低通滤波器等组成口。参考时钟由1个定的晶体振荡器提供，在参考时钟的控制下，频率控制字K送人相位累加器，由相位累加器产生相位据，以此数据作为查找表地址来寻址 R O M表，从而进行相位一幅度变换，输出不同的幅度编码。相位累加器由N位加法器与N位相位寄存器级联构成，类似于1个简单的加法器。每来1个时钟脉冲，法器就将频率控制字与相位寄存器输出的累加相位数据相加，然后把相加后的结果送至相位累加器数据输人端，相位寄存器就将加法器在上一时钟作用后产生的新相位数据反馈到加法器的输入端，以加法器在下一个时钟的作用下继续将相位数据与频率控制字相加。同时将累加结果的高M位相位控制字相加，结果作为波形数据寻址的地址信号。如此，相位累加器在参考时钟的作下进行线性相位累加，当相位累加器累加满量，就会产生1次溢出，完成1个周期性的动作，这个周期就是合成信号的1个周期，累加器的溢出频率也就是直接数字频率合成信号的频率。 ;设相位累加器的位宽为N, ROM表的地址为P位,累加器的高P位用于寻址ROM表.若以M点为步长,产生的信号频率为 M称为频率控制字 通常用频率增量来表示频率合成器的分辨率，DD