北大数字集成电路课件--7_verilog基本单元 .pptVIP

数字集成电路设计入门 --从HDL到版图 于敦山 北大微电子学系 第7章 结构描述(structural modeling) 如何使用Verilog的基本单元(primitives) 如何构造层次化设计 了解Verilog的逻辑强度系统 术语及定义 (terms and definations) 结构描述 : 用门来描述器件的功能 primitives(基本单元) : Verilog语言已定义的具有简单逻辑功能的功能模型(models) 结构描述 Verilog结构描述表示一个逻辑图 结构描述用已有的元件构造。 结构描述（续） 结构描述等价于逻辑图。它们都是连接简单元件来构成更为复杂的元件。Verilog使用其连接特性完成简单元件的连接。 在描述中使用元件时，通过建立这些元件的实例来完成。 上面的例子中MUX是没有反馈的组合电路，使用中间或内部信号将门连接起来。描述中忽略了门的实例名，并且同一种门的所有实例可以在一个语句中实例化。 上面的锁存器(latch)是一个时序元件，其输出反馈到输入上。它没有使用任何内部信号。它使用了实例名并且对两个nor门使用了分开的实例化语句。 Verilog基本单元（primitives) Verilog基本单元提供基本的逻辑功能，也就是说这些逻辑功能是预定义的，用户不需要再定义这些基本功能。 基本单元是Verilog开发库的一部分。大多数ASIC和FPGA元件库是用这些基本单元开发的。基本单元库是自下而上的设计方法的一部分。 基本单元的引脚 (pin)的可扩展性 基本单元引脚的数目由连接到门上的net的数量决定。因此当基本单元输入或输出的数量变化时用户不需要重定义一个新的逻辑功能。 所有门（除了not和buf）可以有多个输入，但只能有一个输出。 not和buf门可以有多个输出，但只能有一个输入。 带条件的基本单元 Verilog有四种不同类型的条件基本单元 这四种基本单元只能有三个引脚：output, input, enable 这些单元由enable引脚使能。 当条件基本单元使能信号无效时，输出高阻态。 带条件的基本单元（续） 条件基本单元有三个端口：输出、数据输入、使能输入 基本单元实例化 在端口列表中，先说明输出端口，然后是输入端口 实例化时实例的名字是可选项 and (out, in1, in2, in3, in4); // unnamed instance buf b1 (out1, out2, in); // named instance 延时说明是可选项。所说明的延时是固有延时。输出信号经过所说明的延时才变化。没有说明时延时为0。 notif0 #3.1 n1 (out, in, cntrl); // delay specified 信号强度说明是可选项 not (strong1, weak0) n1 (inv, bit); // strength specified 模块实例化(module instantiation) 模块实例化时实例必须有一个名字。 使用位置映射时，端口次序与模块的说明相同。 使用名称映射时，端口次序与位置无关 没有连接的输入端口初始化值为x。 实例数组(Array of Instances) 实例名字后有范围说明时会创建一个实例数组。在说明实例数组时，实例必须有一个名字 (包括基本单元实例)。其说明语法为： 模块名字 实例名字 范围 (端口); 实例数组(Array of Instances)(续) 如果范围中MSB与LSB相同，则只产生一个实例。 一个实例名字只能有一个范围。 下面以模块comp为例说明这些情况 逻辑强度(strength)模型 Verilog提供多级逻辑强度。 逻辑强度模型决定信号组合值是可知还是未知的，以更精确的描述硬件的行为。 下面这些情况是常见的需要信号强度才能精确建模的例子。 开极输出(Open collector output)(需要上拉） 多个三态驱动器驱动一个信号 MOS充电存储 ECL门（emitter dotting) 逻辑强度是Verilog模型的一个重要部分。通常用于元件建模，如ASIC和FPGA库开发工程师才使用这么详细的强度级。但电路设计工程师使用这些精细的模型仿真也应该对此了解。 逻辑强度(strength)模型（续） 用户可以给基本单元实例或net定义强度。 基本单元强度说明语法： 基本单元名 强度 延时 实例名 （端口）； 例：nand (strong1,