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《数字逻辑》课程设计报告 设计题目：电子钟 设计要求：设计电子钟使其具有下述功能： (1)实验台上的六个数码管显示时、分、秒； (2)能使电子钟复位(清零) ； (3)能启动和停止电子钟运行； (4)在电子钟停止运行状态下，能够修改时、分、秒的值； (5)具有报时功能，整点时喇叭鸣叫。 一、设计目的 1，掌握组合逻辑电路、时序逻辑电路及数字逻辑电路系统的设计、安装、测试方法； 2 ，进一步巩固所学的理论知识，提高运用所学知识分析和解决实际问题的能力； 3，初步掌握使用EDA （电子设计自动化）工具设计数字逻辑电路的方法，包括设计输入、编译、 软件仿真、下载和硬件仿真等全过程； 二、设计原理： 数字钟电路的基本结构由两个60 进制计数器和一个24 进制计数器组成，分别对秒、分、小时进 行计时，当计时到23 时59 分59 秒时，再来一个计数脉冲，则计数器清零，重新开始计时。秒计数器 的计数时钟CLK 为1Hz 的标准信号，可以由晶振产生的24 MHz 信号通过分频得到。当数字钟处于计 时状态时，秒计数器的进位输出信号作为分钟计数器的计数信号，分钟计数器的进位输出信号又作为 小时计数器的计数信号时、分、秒的计时结果通过6 个数码管来动态显示。数字钟除了能够正常计时 外，还应能够对时间进行调整。因此，通过模式选择信号MOD1 、MOD2 控制数字钟的工作状态，即 控制数字钟，使其分别工作于正常计时，调整分、时和设定分、时5 个状态。当数字钟处于计时状态 时，3 个计数器允许计数，且秒、分、时计数器的计数时钟信号分别为CLK,秒的进位, 分的进位;当数 字钟处于调整时间状态时，被调的分或时会一秒一秒地增加；当数字钟处于定时状态时，可以设定小 时和分；当计时到所设定的时刻时，speak 将会被赋予1KHz 的脉冲信号用于驱动扬声器，持续1 分钟。 三、所需器件与设备： 1、TDS 系列数字电路实验系统 2 、ISP 系统可编程器件以及《数字逻辑》课程实验所用部分中、小规模集成电路等 3、PC 计算机 4 、ISP1032E 可编程逻辑器件以及数据选择器、触发器、移位寄存器、计数器及基本门电路等 5、在Windows 平台上运行的ispLEVER 编程软件 四、实现涉及的几个重要模块如下： (1)分频器将较高速的外部时钟频率分频成每分钟一次的时钟频率，以便进行时钟计数。 (2) 计数器实际上是一个异步复位、异步置数的累加器，通常情况下进行时钟累加计数，必要时 1 可置入新的时钟值，然后从该值开始新的计数。 (3 寄存器用于保存用户设置的闹钟时间，是一个异步复位寄存器。 (4) 显示器根据需要显示当前时间、用户设置的闹钟时间或用户通过键盘输入的新的时间，同时 判断当前时间是否已到了闹钟时间，实际上是一个多路选择器加比较器。 (5) 控制器是设计的核心部分，按设计要求产生相应的控制逻辑，以控制其他各部分的工作。 （6 ）实现闹钟的功能。 五、实验代码： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity szz is port(clk:in std_logic; md1:in std_logic; md2:in std_logic_vector(1 downto 0); speak:out std_logic; h1,h2,m1,m2,s1,s2:out std_logic_vector(3 downto 0)); end szz; architecture one of szz is signal hou1:std_logic_vector(3 downto 0); signal hou2:std_logic_vector(3 downto 0); signal min1:std_logic_vector(3 downto 0); signal min2:std_logic_vector(3 downto 0); signal se