verilog实现除法.doc

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2018-05-25 发布于河南
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verilog实现除法

module sque_divider(a,b,c,d,done,clk,reset,load,error); input [7:0]a,b; input load; input clk,reset; output [7:0]c,d; output done,error; reg[7:0] c,d; reg[7:0] a1,b1; reg[7:0]c1,d1; reg done,error; always @(posedge clk or posedge reset) if(reset) begin done=0; error=0; end else if(load) begin a1=a; d1=0; b1=b; done=0; error=0; end else if (b1==0)//(b==0) begin error=1; end else if((a1b)(!error)) begin c1=a1; done=1; end else if((!done)(!error)) begin d1=d1+1; a1=a1-b; end always @(posedge clk or posedge reset) if(reset) begin c=0; d=0; end else if(done) begin c=c1; d=d1; end endmodule timescale 1ns/10ps module test_sque_divider; reg [7:0]a,b; reg clk,reset,load; wire [7:0]c,d; wire done,error; initial begin clk=0; reset=0; load=0; #5 reset=1; #5 reset=0; #5 a=50; b=23; #3 load=1; #15 load=0; #50 a=150; b=13; #5 load=1; #15 load=0; #150 a=150; b=0; #15 load=1; #15 load=0; #50 a=150; b=110; #5 load=1; #15 load=0; end always #3 clk=!clk; sque_divider m1(.a(a),.b(b),.c(c),.d(d),.done(done),.clk(clk),.reset(reset),.load(load),.error(error)); endmodule