第7章时序逻辑电路进阶设计16.pptVIP

第七章时序逻辑电路进阶设计 * 电子钟时间计数与显示电路设计 七段显示器电路设计 电子钟时间设定、时间显示 弹跳消除电路设计 1.七段显示器电路设计 公共阳极 h g f e d c b a a b c d g e f h 公共阴极 h g f e d c b a a b c d g e f h h g f …… a h g f …… a 高电平点亮 低电平点亮 接高电平 接地 +5V 1.6V 0.34K (5-1.6)/10mA=0.34K 0111111 0000110 1011011 1001111 1100110 1101101 1111101 0000111 1111111 1101111 1110111 1111100 0111001 1011110 1111001 1110001 gfedcba 共阴极型七段显示码 D3D2D1D0 H 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 二进制数 0 1 2 3 4 5 6 7 8 9 A B C D E F 十六进制数 h g f e d c b a +5V +5V +5V +5V +5V +5V 10mA×8＝80mA 80mA×6＝480mA PNP 人眼暂留频率为24Hz LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY Seg7_Dsp is PORT( CP : IN STD_LOGIC; SEGOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); SELOUT : OUT STD_LOGIC_VECTOR(5 DOWNTO 0); NUMOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Seg7_Dsp; ARCHITECTURE a OF Seg7_Dsp IS SIGNAL NUM : STD_LOGIC_VECTOR( 3 DOWNTO 0); SIGNAL SEG: STD_LOGIC_VECTOR( 6 DOWNTO 0); SIGNAL SEL: STD_LOGIC_VECTOR( 5 DOWNTO 0); BEGIN Connection : Block Begin SELOUT = SEL; SEGOUT(6 DOWNTO 0) = SEG; SEGOUT(7) = 1; NUMOUT = NUM; End Block Connection; Free_Counter : Block -- 计数器 -- 产生扫描信号 Signal Q : STD_LOGIC_VECTOR(24 DOWNTO 0); Signal S : STD_LOGIC_VECTOR(2 DOWNTO 0); Begin PROCESS (CP) -- 计数器计数 Begin IF CPEvent AND CP=1 then Q = Q+1; END IF; END PROCESS; NUM = Q(24 DOWNTO 21); --about 1 Hz S = Q(15 DOWNTO 13); --about 245 Hz --NUM = Q(6 DOWNTO 3); --S = Q(1 DOWNTO 0); SEL = 111110 WHEN S=0 ELSE 111101 WHEN S=1 ELSE 111011 WHEN S=2 ELSE 110111 WHEN S=3 ELSE 101111 WHEN S=4 ELSE 011111 WHEN S=5 ELSE 111111; End Block Free_Counter; SEVEN_SEGMENT : Block -- Binary Code - Segment 7 Code Begin --gfedcba SEG = 0111111 WHEN NUM = 0 ELSE 0000110 WHEN N