基于FPGA的数字频率计概论.doc

基于FPGA的数字频率计 摘要： 简易数字频率计利用复杂可编程逻辑器件FPGA,VHDL编程将所有功能模块集成在一块芯片上。功能模块包括时基脉冲发生器、、4部分。其中分频模块输出的闸门信号控制计数器的计数。计数模块由八个十进制计数器组成，测量范围0HZ~99MHZ，各计数器的输出的BCD码送译码变成十进进制数送LCD显示。 关键字： 计数 VHDL FPGA 频率 Abstract: 目 录 1系统的设计………………………………………………3 1.1设计方案的比较和论证.…………………………………3 1.1.1 测量部分方案比较………………………………………………3 1.2 总体方案………………………………………………4 2 单元电路模块设计………………………………………4 2.1整形电路…………………………………………………………4 2.2分频电路…………………………………………………………5 2.3计数电路…………………………………………………………5 2.4锁存电路…………………………………………………………6 2.5键控电路…………………………………………………………6 3.软件设计…………………………………………………6 3.1 VHDL硬件描述语言简介………………………………………6 3.2 程序流程图……………………………………………………7 4.系统测试 …………………………………………8 4.1测试仪器清………………………………………………………8 4.2频率………………………………………………8 5总结…………………………………8 6附录……………………………………8 系统的设计 1.1设计方案的比较和论证 1.1.1 测量部分方案比较 方案一: 采用小规模数字集成电路制作 被测信号经过放大整形变换为脉冲信号后加到主控门的输入端，时基信号经控制电路产生闸门信号送至主控门，只有在闸门信号采样期间内输入信号才通过主控门，若时基信号周期为T，进入计数器的输入脉冲数为N，则被信号的测频率其频率F=N/T，其原理方框图如图1.1.1所示 被测信号 图1.2.1 方案一测频原理图 方案二：采用单片机进行测频控制 单片机技术比较成熟，功能也比较强大，被测信号经放大整形后送入测频电路，由单片机对测频电路的输出信号进行处理，得出相应的数据送至显示器显示。原理方框图如图1.2.2所示。 待测信号 图1.2.2 单片机测频电路原理图 采用这种方案优点是呆以依赖地成熟的单片机技术、运算功能较强、软件编程灵活、自由度大、设计成本也较低，缺点是显而易见的，在传统的单片机设计系统中必须使用许多分立元件组成单片机的外围电路，整个系统显得十分复杂，并且单片机的频率不能做得很高，使得测量精度大大降低。 方案三：采用现场可编程门阵列(FPGA)现场可编程门阵列(FPGA)可实现大规模的电路编程灵活MHz分频产生所需的闸门信号，其原理图如图2.2.1 500M分频 50M 分频 5M 分频 CLKK 图2.2.1分频电路原理图 进行500MHz分频后。其频率为： 50MHz/500MHz=1/10=0.1Hz 周期为10s,所以所显示的频率值是实际频率值的10倍。档位为 * 0.1，精度为0.1 进行50 MHz分频后。其频率为： 50MHz/50MHz=1/1=1Hz 周期为1s，所以所显示的频率值即是实际频率值。档位为 * 1，精度为1。 进行5 MHz分频后。其频率为： 50MHz/5MHz = 10Hz 周期变为0.1s，所以所显示的频率值是实际频率值的1/10倍。档位为 * 10，精度为10。 2.3计数电路 计数电路对一个闸门信号中的被测信号脉冲个数进行计数，计数结果即为被测频率对所选用的时基（10s、1s、0.1s）的相对值。计数电路是由七个计数器级联而成。被测信号作为个位计数器的时钟信号，而个位的进位作为十位计数器的时钟信号，十位的进位作为百位的时钟信号，百位的进位作为千位计数器的时钟信号，以此类推。由闸门信号来控制各个计数器计数。七个计数器有相同的