第六章 VHDL设计进阶(第3版).ppt

《EDA技术》 第五章 VHDL设计进阶 6.1 数据对象 6.3 IF语句概述 6.3 IF语句概述 6.3 IF语句概述 6.5 并行语句例解 6.6 仿真延时 6.6 仿真延时 6.6 仿真延时 习 题 习 题 习 题 习 题 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 (3) 实验内容1：说明例6-19中各语句的含义，以及该例的整体功能。对该例进行编辑、编译、综合、适配、仿真，给出仿真波形。实验方式：若考虑小数点，SG的8个段分别与PIO49、PIO48、…、PIO42（高位在左）、BT的8个位分别与PIO34、PIO35、…、PIO41（高位在左）；电路模式不限，引脚图参考附录图10。将GW48EDA系统左下方的拨码开关全部向上拨，这时实验系统的8个数码管构成图6-20的电路结构，时钟CLK可选择clock0，通过跳线选择16384Hz信号。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。 (4) 实验内容2：修改例6-19的进程P1中的显示数据直接给出的方式，增加8个4位锁存器，作为显示数据缓冲器，使得所有8个显示数据都必须来自缓冲器。缓冲器中的数据可以通过不同方式锁入，如来自A/D采样的数据、来自分时锁入的数据、来自串行方式输入的数据，或来自单片机等。 6-3. 数控分频器的设计 (1) 实验目的：学习数控分频器的设计、分析和测试方法。 (2) 实验原理：数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可，详细设计程序如例6-20所示。 (3) 分析：根据图6-21的波形提示，分析例6-20中的各语句功能、设计原理及逻辑功能，详述进程P_REG和P_DIV的作用，并画出该程序的RTL电路图。 图6-21 当给出不同输入值D时，FOUT输出不同频率(CLK周期=50ns) 6.2.3 三态总线电路设计 LIBRARY IEEE; 【例6-12】 USE IEEE.STD_LOGIC_1164.ALL; ENTITY tristate2 IS port ( input3, input2, input1, input0 : IN STD_LOGIC_VECTOR (7 DOWNTO 0); enable : IN STD_LOGIC_VECTOR(1 DOWNTO 0); output : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); END tristate2 ; ARCHITECTURE multiple_drivers OF tristate2 IS BEGIN PROCESS(enable,input3, input2, input1, input0 ) BEGIN IF enable = 00 THEN output = input3 ; ELSE output =(OTHERS = Z); END IF ; IF enable = 01 THEN output = input2 ; ELSE output =(OTHERS = Z); END IF ; IF enable = 10 THEN output = input1 ; ELSE output =(OTHERS = Z); END IF ; IF enable = 11 THEN output = input0 ; ELSE output =(OTHERS = Z); END IF ; END PROCESS; END multiple_drivers; 6.2.3 三态总线电路设计 图6-13 例6-12错误的综合结果（Synplify综合结果） 【例6-13】 library ieee; use ieee.std_logic_1164.all; entity tri is port (ctl : in std_logic_vector(1 downto 0); datain1， datain2，datain3， datain4 : in std_logic_vector(7 downto 0); q : out std_logi