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第六章 时序逻辑电路 6.1 概述 一、时序逻辑电路的特点 功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。 例：串行加法器，两个多位数从低位到高位逐位相加 2. 电路结构上 ①包含存储电路和组合电路 ②存储器状态和输入变量共同决定输出 二、时序电路的一般结构形式与功能描述方法 可以用三个方程组来描述： 三、时序电路的分类 1、按照触发器的动作特点分类： 可分为同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的 clk,状态变化发生在同一时刻 异步：没有统一的clk,触发器状态的变化有先有后 4、时序图 6.2 时序电路的分析方法 一般步骤： 1、从给定电路写出存储电路中每个触发器的驱动方程，得到整个电路的驱动方程。 2、将驱动方程代入触发器的特性方程，得到状态方程，写出输出方程。 3、根据时序电路的状态方程和输出方程建立状态转换表，状态转换图或波形图中的一种。 4、分析逻辑功能 5、判断电路能否自启动 例： 3、状态转换表 4、状态转换图 5、时序图 例： （4）列状态转换表： （5）状态转换图 用维-阻触发器结构的74HC175 二、移位寄存器（代码在寄存器中左/右移动） 具有存储 + 移位功能 6.3.2 计数器 用途： 1、对数字脉冲定时、计时 2、分频器 3、用于产生顺序脉冲和序列信号 4、进行运算和控制 器件实例：74161 ②同步二进制减法计数器 原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为： ③同步加减计数器 a.单时钟方式 加/减脉冲用同一 输入端，由加/减 控制线的高低电 平决定加/减 器件实例： 74LS191（用T 触发器） b.双时钟方式 器件实例：74LS193（采用T’触发器，即T=1） 2. 同步十进制计数器 ①加法计数器 基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。 器件实例：74 160 ②减法计数器 基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。 ③十进制可逆计数器 基本原理一致，电路只用到0000~1001的十个状态 实例器件 单时钟：74190 双时钟：74192 二. 异步计数器 1. 二进制计数器 ①异步二进制加法计数器 在末位+1时，从低位到高位逐位进位方式工作。 原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转 ②异步二进制减法计数器 在末位-1时，从低位到高位逐位借位方式工作。 原则：每1位从“0”变“1”时，向高位发出进位，使高位翻转 2、异步十进制加法计数器 原理： 在4位二进制异步加法计数器上修改而成， 要跳过 1010 ~ 1111这六个状态 器件实例：二－五－十进制异步计数器74LS290 三、任意进制计数器的构成方法用已有的N进制芯片，组成M进制计数器，是常用的方法。 1. N M 原理：计数循环过程中设法跳过N－M个状态。 具体方法：置零法 置数法 例：将十进制的74160接成六进制计数器 同步置数法 (a)置入0000 (b)置入1001 异步置数法（适用于74290） 利用进位输出C置数法 1、同步置数 2、异步置数 2. N M（多片级联） 1、整体法 采用整体置零和整体置数法： 先用两片接成 M’ M 的计数器 然后再采用置零或置数的方法 2、分解法 M=N1×N2 分别接成N1和N2两个计数器。 计数器间的连接有两种方式： a.并行进位方式：用同一个CLK，低位片的进位输出作为高位片的计数控制信号（如74160的EP和ET） b.串行进位方式：低位片的进位输出作为高位片的CLK，两片始终同时处于计数状态 例：用两片74160接成一百进制计数器 例：用74160接成二十九进制 计数器+译码器→顺序节拍脉冲发生器 用扭环形计数器构成的顺序脉冲发生器 6.4 时序逻辑电路的设计方法 6.4.1 同步时序逻辑电路的设计方法 一、逻辑抽象，求出状态转换图或状态转换表 1. 确定输入/输出变量、电路状态数。 2. 定义输入/输出逻辑状态以及每个电路状态的含意，并对电路状态进行编号。 3. 按设计要求列出状态转换表，或画出状态转换图。 二、状态化简 若两个状态在相同的输入下有相同的输出，并转换到同一个次态，则称为等价状态；等价状态可以合并。 三、状态分配（编码） 1. 确定触发器数目。 2.