EDA技术与VHDL课程设计任务书--看门狗设计.docVIP

课程设计任务书 姓 名 学 号 班 级 课程名称 EDA技术与VHDL 课程性质 专业课 设计时间 2009年 11月27日—— 2009年 12月28日 设计名称 看门狗设计 设计要求 喂狗周期可以由用户定制 喂狗脉冲宽度较窄 复位脉冲宽度不小于12ms 看门狗启动后，除非重新上电，否则不能停止工作 设计思路 与 设计过程 按功能划分为3个模块： 计数比较模块、分频模块、复位计时模块。其中，计数比较模块是系统的核心。 计划 与 进度 首先，确定各模块的大致功能及相互之间的联系； 其次，针对每一底层模块编写相应的代码编译仿真并生成符号文件； 再次，设计顶层文件电路图，编译、仿真、分配引脚、再编译生成可配置文件之后下载到开发板进行验证；最后完成课程设计报告。 任课教师 意 见 说 明 课程设计报告 课程： EDA技术与VHDL 学号： 姓名： 班级： 教师： 设计名称：看门狗设计 日期：2009年12月28日 设计内容： 1.看门狗电路时电子系统，是嵌入式系统中常用的抗干扰措施之一，其作用是在程序“跑飞”后强制系统复位。 2.看门狗实际上是一个计数器，它需要在一定时间内被清零，否则，看门狗将产生一个复位信号使系统重新启动。 3. 系统主要由3个功能模块构成： 计数比较模块； 分频模块； 复位计时模块； 设计目的与要求： （1）根据“自顶向下、模块化”的设计方法，设计一种基于可编程逻辑器件的看门狗电路，要求体现自顶向下的VHDL设计思路和方法。 （2）有较高的实用价值。 （3）喂狗周期可以由用户定制。 （4）喂狗脉冲宽度较窄。 （5）复位脉冲宽度不小于12ms。 （6）看门狗启动后，除非重新上电，否则不能停止工作。 设计环境或器材、原理与说明： PC机一台、QuartusII 4.2 软件、TD—EDA实验箱一台、SOPC开发板一块 设计过程（步骤）或程序代码： 1、运行QuartusII软件，分别建立新工程，选择File—New菜单，创建VHDL描述语言设计文件，分别wdcmp.vhd ，wdclock.vhd， wddelay.vhd的源程序。分别完成其功能。 2、模块设计与实现 2.1计数比较模块 在分频时钟的作用下计数，将计数值与预置值比较，若相等，则输出复位信号。复位信号有效时，将分频时钟屏蔽，计数比较模块停止计数，直至复位计时模块将其清零，重新计数。 --描述计数比较模块的VHDL程序，图2-1为计数比较模块的仿真波形图。 --wdcmp.vhd -- -- LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY wdcmp IS PORT( --使能信号 start :IN STD_LOGIC; --清零信号 clr :IN STD_LOGIC; --时钟信号 clk :IN STD_LOGIC; --写信号 wr :IN STD_LOGIC; --数据输入 data :IN STD_LOGIC_VECTOR(7 DOWNTO 0); --复位信号 reset :OUT STD_LOGIC ); END wdcmp; ARCHITECTURE behave OF wdcmp IS --定义状态 TYPE statetype IS (notwatch,watch); SIGNAL state : statetype; --定义信号 SIGNAL pr : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL start_delay : STD_LOGIC; SIGNAL wr_delay : STD_LOGIC; BEGIN DELAY_PROC:PROCESS(clk) BEGIN IF rising_edge(clk) THEN start_delay = start; wr_delay = wr; END IF; END PROCESS; PR_PROC:PROCESS(clk) BEGIN IF rising_edge(clk) T