浙江大学 工科 电子设计类课程 高速数字电路设计.pptVIP

* * 高速数字电路设计 概述 高速数字信号： 由信号的边沿速度决定，通常认为上升时间小于4倍信号传输延迟的信号称为高速数字信号。 错误的概念：8KHz时钟信号是低速信号 经典参考书： High Speed Digital Design – A Handbook of Black Magic High-Speed Digital System Design – A Handbook of Interconnect Theory and Design Practices Digital Signal Integrity – Modeling and Simulation with Interconnects and Package 高速数字电路设计 信号完整性（Signal Integrity， SI） 信号完整性主要关心两方面问题：时序和质量 信号是否在正确的时间内到达接收端？ 信号的质量是否符合要求？ 信号完整性问题主要包括过冲、振铃、非单调等 影响信号完整性的因素主要有反射、串扰、电磁干扰、电源/地噪声等 高速数字电路设计 信号完整性（Signal Integrity， SI） 理想信号波形与实际信号波形对比 高速数字电路设计 反射（Reflections） 反射产生的主要原因是阻抗不连续和阻抗不匹配 只有当ZS = ZL，信号能量才能被负载完全吸收 没有被吸收的能量会被反射回源端 解决反射问题的主要方法是阻抗匹配 需要掌握传输线（Transmission Line）特征阻抗的计算和阻抗匹配的典型电路 可以通过EDA软件进行仿真分析 高速数字电路设计 微带线（Microstrip） 微带线是位于PCB表层，由电介质将其与参考平面（GND或VCC）隔开的传输线模型 高速数字电路设计 微带线特性 高速数字电路设计 微带线特性 例：假定PCB铜厚为1盎司（OZ）（即1平方英尺面积的铜箔重量为1 OZ，实际对应铜厚为35um，或1.4mil），线宽为10mil，电介质介电常数为5，电介质厚度为30mil，则相应微带线特性为： 高速数字电路设计 带状线（Stripline） 带状线是位于PCB内部的，在两个参考平面之间的传输线模型 高速数字电路设计 带状线特性 高速数字电路设计 特征阻抗经验数据 对于FR-4材料（介电常数在4.5~5）： 75Ω微带线：w≈h； 50Ω微带线：w≈2h； 75Ω带状线：w≈h/8； 50Ω带状线：w≈h/3； 高速数字电路设计 常用阻抗匹配方法 在电路设计中常用的阻抗匹配方法主要有： 简单并联匹配 戴维南匹配 有源匹配 串接RC匹配（交流匹配） 串联匹配 高速数字电路设计 简单并联匹配 优点： 电路结构简单 缺点： 高电平输出时，静态电流大 如果超出源端器件负载能力IOH，则无法获得正确的高电平 高速数字电路设计 戴维南匹配 优点： 减小了对源端器件负载能力的要求 缺点： 电源静态工作电流大 明显增加系统功耗 高速数字电路设计 有源匹配 优点： 电源静态工作电流较小 缺点： 需要增加一路单独的电源 电源相应要足够快 典型应用：DDR/DDR2 高速数字电路设计 串接RC匹配（交流匹配） 优点： 电容值在100pf量级，能够阻断直流通路 缺点： 对于周期性不强的信号，不建议使用交流匹配 高速数字电路设计 串联匹配 优点： 电流结构简单 静态工作电流小 缺点： 由于RC常数的增加，导致信号边沿变缓 高速数字电路设计 差分信号匹配 RT = 2Z0 高速数字电路设计 用于SI仿真的IBIS模型 IBIS (Input/Output Buffer Information Specification)是使用V/I和V/T数据描述数字输入输出端口电气特征的行为级模型，主要有以下优点： 在I/O非线性方面能够提供准确的模型，同时考虑了封装的寄生参数 提供比结构化（Spice）的方法更快的仿真速度 不包含版权信息和电路设计信息 高速数字电路设计 IBIS模型仿真实例 未加入匹配的CLK布线拓扑结构 高速数字电路设计 IBIS模型仿真实例 未加入匹配的CLK信号波形仿真结果 高速数字电路设计 IBIS模型仿真实例 加入串行匹配的CLK布线拓扑结构 高速数字电路设计 IBIS模型仿真实例 加入串行匹配的CLK信号波形仿真结果 高速数字电路设计 IBIS模型仿真实例 未加入匹配的数据线布线拓扑结构 高速数字电路设计 IBIS模型仿真实例 未加入匹配的数据线信号波形仿真结果 高速数字电路设计 IBIS模型仿真实例 加入串行匹配的数据线布线拓扑结构 高速数字电路设计 IBIS模型仿真实例 加入串行匹配的数据线信号波形仿真结果 高速数字电路设计 电源分发 电源分发的两种形式：电源总线和电源平面 高速数字电路设计 电源总线特点