ddr sdram接口设计与静态时序分析word格式论文.docxVIP

优秀毕业论文 精品参考文献资料 摘要 随着 DDR SDRAM (Double Data Rate SDRAM，双倍数据率同步动态随机存 储器) 广泛地应用到嵌入式系统芯片(SoC，System on a Chip)，对于 DDR SDRAM 控制器接口的设计和时序收敛研究已经成为热点。一方面，随着芯片向多功能、 高性能方向的飞快发展，整个系统对其主存储设备时钟频率的要求也越来越高， 而且对大数据流的存储和处理也提出了更高的要求，因此采用什么样的数据通路 设计无疑是 DDR SDRAM 接口设计的重点之一。另一方面，随着集成电路的飞速 发展处芯片能否进行全面成功的静态时序分析(Static Timing Analysis)已成为其保 证是否能正常工作的关键处尤其是进入到深亚微米芯片设计时代处信号完整性和工 艺偏差也是在静态时序分析时必须要考虑的问题之一。同时 DDR SDRAM 的双倍 数据率给接口时序的收敛提出了一种新的挑战，所以怎样的静态时序方法才能进 行全面成功的时序分析将是保证芯片是否能满足功能和性能要求的另一个重点。 本课题以一款 90 纳米手机基带芯片的 DDR SDRAM 控制器接口设计为背景， 根据系统功能和技术要求，该芯片集成了英飞凌的一款 156MHz DDR SDRAM， 通过对 DDR SDRAM 接口关键信号和读写操作进行深入研究与分析，阐述了 DDR SDRAM 的接口特性和时序要求，论证了其控制器独特的时钟信号CCK/CK_N)、 数据在取脉冲信号(DQS)、数据锁相环(DLL, Delay Lock Loop)以及读写通路的设 计结构，得出了 DDR SDRAM 控制器的关键时序特性。同时利用 Synopsys 公司 的静态时序分析软件 PrimeTime，采用一种系统级的静态时序分析方法--内部路 径法进行接口时序分析，对控制器接口在时序收敛过程中的时序约束和 DDR SDRAM STAMP 时序建模进行了具体的分析说明，特别是针对于独特的接口信号 和数据通路电路的处理，以及对 PCB 走线、封装和外部负载影响的综合考虑。采 用内部路径法对 DDR SDRAM 控制器接口时序收敛的验证是高效的、准确的、直 观的、全面的，也是在进行其它类似控制器接口时序分析时值得借鉴的。 关键词 DDR 接口设计 静态时序分析   Abstract As of DDR SDRAM (Double Data Rate Synchronous Dynamic Random Access Memory) is widely applied to embedded SoC (Systems on a Chip), It has become popular to the DDR SDRAM controller interface design and timing closure. One hand, with the rapid development of the multi-function and high performance chip, it is getting higher and higher to clock frequency requirements of primary storage device for the entire system, also put higher requirements for the storage and processing of large data streams, so what kind of data path design is undoubtedly one of focus on the DDR SDRAM interface design. On the other hand, with the fast growth of integrated circuits, carrying out the overall successful STA (Static Timing Analysis) for chip is a key to ensure that it can work. Especially entering the era of deep submicron chip design, the effects of signal integrity and on chip variation have been considered in STA. The double data rate of DDR SDRAM brings a new challenge in interface