SDRAM与EMIF的接口.ppt

1 TMS320C6201/6701 EMIF与SDRAM 接口的设计原理、SDRAM类型、EMIF接口特点和信号； 2 SDRAM(MT48LC4M16A2)的工作原理、主要参数和接口时序； 3 EMIF与SDRAM(MT48LC4M16A2)的接口逻辑硬件接口、寄存器配置； 4 SDRAM 在DSP核心系统中的地址分配； 5 SDRAM的操作电源、功耗和封装。 TMS320C6201/6701 EMIF与SDRAM 接口的设计原理 列地址可以编程为8或9列地址位。映射的SDRAM存储体等于或小于16M bytes； EMIF为32位宽，必须将4个8位器件或两个16位器件并行使用以创制32位的字； EMIF提供专门的SDRAM控制信号，支持任何同步存储器类型的结合使用； 用SDCLK （1/2×CPU）作为SDRAM时钟。有可编程的SDRAM控制寄存器值（TRC, TRCD,和TRP），用于实现与不同动态参数的SDRAM连接； 不支持SDRAM突发模式，但可通过执行back-to-back命令实现突发。 MT48LC4M16A2的读写操作从一个特定的地方开始，并以一定的序列持续READ或WRITE一个指定数值的空间（长度为1，2，4 或8，或者是整页）。 AUTO PRECHARGE的功能，可以在操作结束时，自动行充电刷新，完成无缝，高速，完全随机的操作； MT48LC4M16A2是一个为3.3V 的功耗系统而设计的存储器系统；所有的输入和输出均与LVTTL 相兼容。 * 第 4 章  SDRAM在核心电路中与DSP EMIF的接口和地址分配 EMIF与SDRAM接口信号 SDRAM(MT48LC4M16A2)的工作原理、主要参数和时序 总容量为64Mbit，数据宽度 16位； 分为4个存储体(bank)，每一个容量为16Mb位； 每个存储体被组织成的4,096 行、256 列、16位； 具有一个同步接口，即所有信号都在时钟上升沿被锁存。 SDRAM 读 命令时序图 SDRAM 写 命令时序图 TMS320C6201/6701 的输出时序 TMS320C6201/6701 的输入时序 　toh(m)－tih=0ns √ toh(m)=3ns tih=3ns 　tcyc－(tacc(m)+tisu)=6ns√ tacc(m)=5.4ns Outputs tisu=1.8ns Inputs 　toh－tih(m)=1.035ns √ tih(m)=0.8ns toh=0.5P－1.5=1.835ns 　tosu－tisu(m)=4.505ns √ tisu(m)=1.5ns Inputs tosu=1.5P－4=6.005ns Outputs Tmargin MT48LC4M16A2-75 6701-150@P=6.67ns 建立时间： SDRAM的存取时间tacc(m)必须为DSP的输入提供足够长的建立时间（tisu），裕量为：tmagin=tcyc－(tacc(m)＋tisu) 保持时间： SDRAM输出数据的保持时间toh(m)应当大于DSP要求的输入保持时间（tih），裕量为：tmagin= toh(m)－tih 在核心系统中， SDRAM时钟由SDCLK提供； DSP_CLKOUT1=120 MHz； SDRAM时钟频率为CLKOUT2 =60MHz； tcyc =1/2×fCLKOUT1=16.7ns； SDRAM配置在CE2空间（逻辑地址为0x2000000h-0x2FFFFFFh） TMS320C6201/6701与MT48LC4M16A2接口的寄存器配置 1 EMIF全局控制寄存器（GBLCTL） SDCEN=1表示由DSP_SDCLK提供SDRAM时钟； 由于在系统中使用了SBSRAM，所以SSCEN=1。 CLK1EN=0,CLK2EN=0表示在系统中未使用CLKOUT1和CLKOUT2。 2 EMIF CE2空间控制寄存器（CECTL2） MTYPE=011:CE2空间配置有32位宽的SDRAM， 那剩下的位段只有在配置了异步存储器时才起作用，而这里配置的是SDRAM。 3、 EMIF SDRAM控制寄存器（SDCTL） 依据DSP使用的时钟频率（tcyc=16.7ns）和SDRAM的参数进行准确的计算。 1（0001B） TRCD=1 tRCD=20ns(min) TRCD=(tRCD/tCYC)-1 TRCD 1（0001B） TRP=1 tRP=20ns(min) TRP=(tRP/tCYC)-1 TRP 3（0011B） TRC=3 tRC=66