毛刺已消除op为上升沿脉冲-github.ppt

有限状态机 目的 进一步学习时序逻辑电路 了解有限状态机的工作原理 学会使用“三段式”有限状态机设计电路 掌握按键去抖动、信号取边沿等处理技巧 状态机简写为FSM(Finite State Machine),主要分为2大类：第一类，若输出只和状态有关而与输入无关，则称为Moore状态机；第二类，输出不仅和状态有关而且和输入有关系，则称为Mealy状态机。要特别注意的是，因为Mealy状态机和输入有关，输出会受到输入的干扰，所以可能会产生毛刺（Glitch）现象，使用时应当注意。事实上现在市面上有很多EDA工具可以很方便的将状态图的描述转换成可以综合的VHDL程序代码 curr_state next_state 时钟 复位 reg信号 组合逻辑 有限状态机电路基本结构 D触发器 Verilog实现方式 Verilog中推荐采用“三段式”描述状态机 第一段，时序逻辑always模块，描述次态寄存器迁移到现态寄存器 第二段，组合逻辑always模块，描述状态转移条件判断 第三段，组合逻辑always模块，格式化描述次态寄存器输出 第三段可以包含多个always块，每个always块处理一个信号 curr_state next_state 时钟 复位 第一段 第二段 第三段 Verilog实现方式 第一段代码结构（时序逻辑） Verilog代码-1 Verilog代码-2 第二段代码结构（组合逻辑） Verilog代码-3 第三段代码结构（时序逻辑） 对a信号进行处理 Verilog代码-4 第三段代码结构（时序逻辑）（续） 对b信号进行处理 Verilog代码-5 第三段代码结构（组合逻辑）（推荐） 对a信号进行处理 always@(*) begin case(state) 0: a = ...; 1: b = ...; default: ...; endcase end 编码要求-1 时序逻辑always块编码 使用异步复位方式 复位信号低电平有效 敏感变量列表中只能出现以下信号 时钟（clk，50MHz/100MHz） 复位（rst_n，_n表示低电平有效） always@(posedge clk or negedge rst_n) begin if(~rst_n)... else .... end 编码要求-2 按功能划分模块 采用模块例化方式 顶层模块只负责子模块互联，不能包含assign、always等语句 实验要求 用三段式有限状态机实现序列检测功能电路 按从高位到低位逐位串行输入一个序列 每当检测到序列“1101”（不重叠）时，LED指示灯亮，否则灭，例如 输入： 1 1 0 1 1 0 1 1 0 1 输出： 0 0 0 1 0 0 0 0 0 1 用拨动开关输入检测序列 按键按下的瞬间将拨动开关状态锁存 注意防抖动（按键按下瞬间可能会有多次的电平跳变） 按键/开关去抖动 输入 整形 电路 In Clk Ol Op In为输入的原始信号，有毛刺 Cnt为计数器，记录In为高的周期数 Ol为整形后的信号，毛刺已消除 Op为上升沿脉冲，持续一个周期 抖动持续时间一般在5～10ms，据此区分毛刺与有效按键 0 0 1 2 0 0 1 2 3 3 3 3 3 3 3 3 3 0 0 1 0 0 0 0 0 0 0 0 Clk In Ol Op Cnt 复位 时钟 序列输入 序列使能 去抖动 取上升沿 序列检测 模块划分 ，仅供参考 状态跳转图 初始状态 状态1 1xxx 状态4 1101 状态3 110x 状态2 11xx 0 1 1 1 1 0 1 0 0 0 检查标准 下载结果正确 仿真 （ √ ） 输入去抖动 （ √ ） 能正确检测指定序列 （ √ ） 编写实验报告 实验完成后一周之内上传至FTP FTP://5/upload_exp_reports/CS_LAB/lab05 实验报告模板 实验报告命名格式（文件名）： lab05_学号.pdf 内容包括但不限于： 实验目的 实验内容 实验结果 实验分析 意见建议 附录:原理图、源代码 * *