基于FPGA的8B／10B编解码设计.docVIP

基于FPGA的8B／10B编解码设计摘要：为提高8B／10B编解码的工作速度和简化逻辑方法，提出一种基于FPGA的8B／10B编解码系统设计方案。与现有的8B／10B编解码方案相比，该方案是一种利用FPGA实现8B／lOB编解码的模块方法，接收模块在收到外部发送的并行数据时，通过直接查找映射的方法转换成利于传输的串行信号。串行信号经串并行转换模块，将数据经10B／8B解码模块解码还原成原始数据。为了更好实现数据的传输，系统加入了极性偏差RD控制。结果表明，该8B／10B编解码系统设计方案传输数据稳定，满足设计要求。 ??? 随着通信技术的发展，在复杂的电磁环境下正确传输数据受到人们的关注，因此性能优异的光纤通讯越来越受到青睐，而误码率要满足设计需求，关键在于串行传输数据所选用的编码方法。??? 8B／10B编解码技术是主流传输标准的编解码技术之一，广泛应用于高速串行标准中，例如光纤通道1、PCI-Express、串行ATA、1394b等。8B／10B编解码技术设定传输数据流拥有连续“l”或连续“0”不能超过5个，保证传输的直流成分接近0，基线漂移减至最小，避免因接收端时钟漂移或同步丢失而引起数据丢失。8B／10B编码方法具有DC补偿功能，能够保证链路中不随着时间推移而出现DC偏移。这使得信号的转换不会因电压位阶的关系造成信号错误。8B／10B编码采用冗余方式，将8位的数据和一些特殊字符按照特定的规则编码成10位的数据，根据这些规则，能检测出传输过程中发生错误的信息。通过以上各种措施，8B／10B编码方式能够确保数据在高速传输过程中正确传送和识别。因此这里提出一种利用FPGA实现8B／lOB编解码系统设计方案。 1 系统设计总体设计1．1 系统设计结构??? 该系统是基于FPGA设计的8B／10B编解码器，首先系统接收外部发送的8B并行数据，在8B／10B编码模块中完成编码后，再通过10B数据并串转换模块生成利于传输的10B串行信号。这样8B／10B编码模块和10B并串转换模块构成8B／lOB编码器。编码端发送的10B串行信号经过传输线路传输后被lOB数据串并行转换模块所接收，转换完成的10B并行数据再通过1OB／8B解码模块解码完成后即是还原后的原始数据。这样lOB串行数据到10B并行数据转换模块和1OB／8B解码模块就构成了1OB／8B解码器。图1为系统设计框图。 1．2 设计方案??? 8B／10B编解码器通常有两种设计方法：一种是用查找表直接将8位信号映射成lO位信号，该方法是采用存储器存储所有可能出现的码组，再将输入码组转换为存储地址，找出对应的编解码。这种方法逻辑简单，开发时间很短；另一种是通过逻辑运算直接实现编解码功能，其优点是明显减小内部使用面积，但逻辑关系复杂。从系统优化考虑把1节8 bit字节拆分成3 bit和5 bit，然后在极性偏差RD(running dis-parity)控制器的控制下以并列方式编解码。这种方法的组合逻辑实现可以简化码表，减小电路板的面积，有效提高编码工作速度，同时由于电路板的面积减小，功耗显著降低。这里采用第1种方法，同时结合第2种方法的设计思路。 2 系统软件程序设计2．1 8B／10B编码模块 ? 8B／10B编码模块是整个系统主体部分之一，该模块在逻辑上又分成3B／4B编码模块、5B／6B编码模块、RD控制模块等3部分，如图2所示。编码器首先将接收到的8B数据分成3 bit和5 bil两部分，然后分别编码成4 bit和6 bit，编码完成的4 bit和6 bit再按顺序组合成lOB码。整个系统首先将3 bit编码成4 bit，RD控制器读出4 bit数据的RD值，然后反馈控制5B／6B编码模块选择合适的编码。最终RD控制器判断10B数据的RD值，若满足要求则输出，否则将报错。系统采用的编码列表主要包括以下4种编码：??? 1)“1”和“0”相邻的完美平衡代码 例如，通过查找3B到4B(简称3B／4B表)与5B到6B编码表(简称5B／6B表)可知，如编码“1001”与编码“010101”，该类编码的RD值为0而且与其他任何形式的代码组合都不会出现RD值超过±2或者连续的“0”“1”超过3个的情况，所以该类代码采用一对一的关系。??? 2)“l”和“O”有间隔的完美平衡代码 例如，3B／4B表的编码-3“1100”和“0011”与5B／6B表编码-7“111000”和“000111”，该类编码的RD值为O，与其他代码组合不会出现RD值超过±2的情况，但是会出现过多的连续“0”“l”的情况。所以该类代码采用一对二的关系。例如5B／6B表的编码-7，如果采用“111000”和4B码末位为“1”的代码组合就会出现连续的“1”超过3的情况，此时就应该采用“000-111