电子技术 知识第9单元触发器和时序逻辑电路.pptVIP

（一）计数器 1．二进制计数器 （1）异步二进制计数器 异步计数器的计数脉冲CP不是同时加到各位触发器上。最低位触发器由计数脉冲触发翻转，其他各位触发器由相邻低位触发器输出的进位脉冲来触发，各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。这种引入计数脉冲的方式称为异步工作方式。 ① 电路组成 ② 工作原理 在计数脉冲的作用下，计数器状态从000变到111，再回到000。按照3位二进制加法计数规律循环计数，最多计8个状态。3个触发器输出 即为 3位二进制数，故该电路称为三位异步二进制加法计数器。 计数脉冲CP 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1 8 0 0 0 三位异步二进制加法计数器的状态表 三位异步二进制加法计数器的时序图 由时序图可以看出，CP、 、 、 各信号的频率依次降低1/2，故计数器又称为分频器。 、 、 各波形频率依次为CP脉冲的二分频、四分频、八分频。 （2）异步二进制减法计数器 将三位加法计数器中低位触发器的输出端 依次接至相邻高位触发器的控制端C，可构成三位异步二进制减法计数器 . 三位二进制异步减法计数器状态表 0 0 0 0 1 1 1 1 2 1 1 0 3 1 0 1 4 1 0 0 5 0 1 1 6 0 1 0 7 0 0 1 8 0 0 0 三位异步二进制减法计数器的时序图 2．十进制计数器 十进制计数器是在二进制计数器的基础上得到的，因此也称为二—十进制计数器。 四位二进制计数器有16个稳定状态（0000～1111），可用其中的十个状态分别对应每一位十进制数的0～9共10个数码。这种用一组四位二进制数来表示一位十进制数的编码方式称BCD码。常用的BCD码是“8421”码，它用0000～1001前10种状态表示0～9 十个数码。 8421码十进制加法计数器状态表 CP 8421码 十 进 制 数 0 0 0 0 0 0 1 0 0 0 1 1 2 0 0 1 0 2 3 0 0 1 1 3 4 0 1 0 0 4 5 0 1 0 1 5 6 0 1 1 0 6 7 0 1 1 1 7 8 1 0 0 0 8 9 1 0 0 1 9 10 0 0 0 0 0 。 选用4个下降沿触发的JK触发器F0、F1、F2、F3构成电路，采用同步触发方式，分析状态表9-20可知，该十进制计数器电路应具有以下电路特点。 从状态表可以看出，与二进制加法计数器相比较，第10个脉冲到来后不是由“1001”变成“1010”，而是恢复到“0000”状态，即要求第二位触发器F1不能翻转，保持“0”态，第四位触发器应翻转为“0”态。 十进制计数器电路应具有以下电路特点 。 一位同步十进制加法计数器的逻辑电路图 【学习目标】 1．了解时序逻辑电路的特点，熟悉时序逻辑电路的一般分析、设计方法。 2．掌握各种RS触发器、JK触发器和D触发器的逻辑功能。 3．能熟练分析寄存器电路，掌握常用中规模集成移位寄存器的引脚排列图、电路功能及应用。 4．能熟练分析计数器电路，掌握常用中规模集成计数器的引脚排列图、电路功能及应用。 5．掌握应用电路仿真软件设计同步时序逻辑电路的技能。 第9单元 触发器与时序逻辑电路 项目一　双稳态触发器功能测试及应用 项目三　计数器的识别及功能测 项目二　寄存器的功能测试及应用 触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态：0状态和1状态； 不同的输入情况下，它可以被置成0状态或1状态； 当输入信号消失后，所置成的状态能够保持不变。 根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T′触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。 项目一　双稳态触发器功能测试及应用 （一）RS触发器 1．基本RS触发器 （1）基本RS触发器的电路结构及逻辑符号 （2）基本RS触发器的逻辑功能。 输 入 输出 功 能 描 述 0 1 0 置0 1 0 1 置1 1 1 保持 0 0 不定 不允许 表示现态，是指触发器接受输入信号之前的状态，即触发器原来的稳定状态； 表示次态，是指触发器接受输入信号之后所处的状态。 输 入 输 出 触发器功能描述 CP R S 0 1 × × × 1 直接置1 0 直接置0 1 0 1 1 1 0 0 保持 0 1 1 置1 1 0 0 置0 1 1 不定 不允许 同步RS触发器的逻辑功能表 （3）同步RS触发器的主要特点 ① 时钟电平控制。在CP＝1期间接收输入信号，CP＝0时状态保持不变，与基本RS触发器相比，对触发器状态的