电子技术 知识课件第5章 时序逻辑电路.pptVIP

74LS173四位寄存器：并入、并出工作方式。 集成寄存器简介 送数控制端， 低电平有效。 取数控制端， 低电平有效。 清零端， 高电平有效。 寄存指令， 高电平有效。 返回 清零 寄存数码过程： 送数控制端置00 接入时钟脉冲 加入寄存数码 1 0 1 0 1010数码被寄存 取数控制端置00 取出1010 1 0 1 0 1 0 1 0 返回 返回 5.3 计数器 计数器： 累计输入脉冲的个数。可以进行加法计数、减法计数及可逆计数。 工作方式： 二进制计数器； 计数器种类： N进制计数器。 十进制计数器； 同步和异步。 返回 能力知识点1 二进制加法计数器 异步：时钟脉冲只加在最低位触发器的时钟脉冲端，相邻高位触发器的时钟脉冲由相邻低位触发器的输出信号提供。因此各个触发器输出状态转换的时间不同，故被称为异步。 四位二进制异步加法计数器 1.异步二进制加法计数器。 图5.10 四位二进制的异步加法计数器 分析步骤: 1. 写出输入端的逻辑表达式 图5.10 四位二进制的异步加法计数器 J2 = K2 = 1 J1 = K1 = 1 J0 = K0 = 1 J3 = K3 = 1 2 3 Q C = 返回 C 0 0 0 0 0 1 1 2 0 1 0 3 0 0 1 1 4 5 0 1 0 1 6 7 0 1 1 1 8 2 . 列状态表 0 0 0 0 1 0 1 1 0 0 0 C 9 10 11 12 13 14 15 8 0 0 0 0 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 1 1 1 1 1 0 0 1 0 1 1 1 1 16 0 0 0 0 返回 计数器输出波形： 图5.11 四位二进制计数器的工作波形 返回 能力知识点2 N 进制计数器 N进制计数器： 返回 【例5.4】分析十进制计数器的计数原理。 图5.12 例5.4的图 这是一个异步加法计数器。 它的计数方法是：第一步：清零，Q3Q2Q1Q0=0000。第二步开始计数：从时钟控制端输入一个脉冲，输出端就以一个四位二进制的形式输出0001；第二个脉冲下降到来时，再加1，输出0010……依此类推，分别输出对应的四位二进制数。当输出1001后的脉冲到来时，Q3=Q1=1输入与非门然后清零，即输出Q3Q2Q1Q0=1111。其状态转换图如下： 返回 状态转换图： 从而构成十进制计数器。 返回 电子技术基础 电子技术基础 第5章 时序逻辑电路 5.1 双稳态触发器 5.2 寄存器 5.3 计数器 数字电路 组合逻辑电路 时序逻辑电路 由逻辑门组成 由触发器组成 输出信号随着输入信号消失 输出信号没有消失。 具有记忆功能！ 返回 5.1 双稳态触发器 5.1 双稳态触发器 双稳态触发器的输出状态为0或1； 输出状态不仅和现时的输入有关，还与原来的输出状态有关； 双稳态触发器具有记忆功能。 目前常用的有R-S触发器、D型触发器、J－K触发器等。 双稳态触发器的内部由逻辑门组成； 返回 能力知识点1 R-S触发器 1.基本R-S触发器的结构 反馈线 两个输入端 两个输出端，状态相反。 负 脉 冲 低电平 使触发 器输出 0或1。 返回 2.逻辑功能分析： 设原状态： 0 1 0 1 1 1 0 输出仍保持： 0 返回 RD=0, SD=1时,不论原来状态如何，Q = 0 。 设原状态： 1 0 1 1 0 1 输出仍为： 0 1 1 RD=1, SD=1时, Q 保持原来状态不变。 返回 设原状态： 0 1 0 0 1 输出全为1，实际工作中这是不允许出现的！因为，当RD、SD的低电平信号消失后，输出端的状态不能确定。 1 当RD=SD=0同时变为1时，翻转快的门输出变为0，另一个不翻转。例如，B门翻转快... 1 1 0 0 1 返回 真值表: 1 1 0 1 0 1 0 1 0 0 不定 同时变1后输出 状态不能确定。 置1端 置0端 基本R-S触发器是其它触发器组成的一部分，其作用是预置其它触发器的初始状态。 返回 能力知识点2 J-K触发器 主从型J－K触发器是由两个可控R－S触发器外加一个非门组成。其中F1和F2为R—S触发