第05章 微型计算机存储器接口技术 知识 微机原理与接口技术 知识 课件.pptVIP

(3) 设计要点 ?先将每个芯片的11位地址线按引脚名称一一并联，然后按次序逐根接至系统地址总线的低11位。 将每个芯片的8位数据线依次接至系统数据总线的D0-D7。 8个芯片的OE端并在一起后接至系统控制总线的存储器读信号 它们的引脚分别接至地址译码器的不同输出，地址译码器的输入则由系统地址总线的高位来承担。 +5V 图5.13 EPROM与CPU连接框图 74LS138 G2A G2B G1 D0 ~ D7 A0 ~ A10 Y0 CPU A11 ~ A13 M O0 ~ O7 2716 (2) OE CE O0 ~ O7 2716 (1) OE CE O0 ~ O7 2716 (8) OE CE +5V +25V VPP VCC +5V GND RD Y1 Y7 … … … 2k 2k （4）实现 当存储器工作时，根据高位地址的不同，系统通过译码器分别选中不同的芯片，低位地址码则同时到达每一个芯片，选中它们的相应单元。在读信号的作用下，选中芯片的数据被读出，送上系统数据总线，产生一个字节的输出。 EEPROM的读写操作与SRAM, EPROM基本相同，不过变成写入的时间较长，写入一个字节需1-5ms。在大量的内容需要修改时，花费时间较多。 因EEPROM是非易失存储器，而且可以在线擦除和写入，因而非常适合在嵌入式系统中用于一些偶尔需要修改的少量的参数。 二、电可擦除可编程的ROM 三、 闪速存储器 1、闪存的组织结构 闪存有两种组织结构：按页面组织和按区块组织。 按页面组织：按页面组织的闪存，其内部有一页缓存。闪存的存储体按页面组织，页缓存的大小与存储体的页大小一致，速度快。 按区块组织：按区块组织的闪存，提供字节、区块和芯片擦除能力，编程较灵活。 2、闪存的应用举例 （1）SST 28EE020 –2M比特页面式闪存 外部按256k*8组织，内部组织为2048页，每页128个字节。页面写周期为5ms, 读出时间为120~150ns. SST 28EE020 行地址A7-A17 列地址A0 –A6 CE WE OE DQ0-DQ7 行地址决定页面位置； 列地址决定页内地址。 工作方式及命令序列： 上电后，芯片处于读出操作状态。在执行了特定的命令序列之后，才进入其他状态，如芯片擦除、页面擦除、编程写入等操作。 闪存在接口信号控制下，通过软件命令实现各种操作。根据电子器件工程联合会的建议，闪存应提供软件数据保护方式（SDP),避免数据意外改变。 （2）SST 28SF040 –4M比特区块式闪存 外部按512k*8组织，内部组织为2048个块，每块512个字节。速度快，功耗低. SST 28SF040 区块地址A8-A18 字节地址A0 –A7 CE WE OE DQ0-DQ7 可对任一字节编成写入，而不改变其他单元的内容；提供了字节擦除、区块擦除和整片擦除功能。 在微型系统中，CPU对存储器进行读写操作，首先要由地址总线给出地址信号，选择要进行读/写操作的存储单元，然后通过控制总线发出相应的读/写控制信号，最后才能在数据总线上进行数据交换。所以，存储器芯片与CPU之间的连接，实质上就是其与系统总线的连接，包括： ?　地址线的连接； ?　数据线的连接； ?　控制线的连接； 在连接中要考虑的问题有以下几个方面： 5.4 存储器与CPU的连接 一、存储器接口应考虑的几个问题 1. 存储器与CPU之间的时序配合 CPU在取址和存储器读或写操作时，是有固定时序的，用户要根据这些来确定对存储器存取速度的要求，或在存储器已经确定的情况下，考虑是否需要Tw周期，以及如何实现。 2. CPU总线负载能力; 在设计CPU芯片时，一般考虑其输出线的直流负载能力，为带一个TTL负载。现在的存储器一般都为MOS电路，直流负载很小，主要的负载是电容负载，故在小型系统中，CPU是可以直接与存储器相连的，而较大的系统中，若CPU的负载能力不能满足要求，可以（就要考虑CPU能否带得动，需要时就要加上缓冲器，）由缓冲器的输出再带负载。 3. 存储芯片的选用：包括存储器容量及存储器空间的安排 内存通常分为RAM和ROM两大部分，而RAM又分为系统区(即机器的监控程序或操作系统占用的区域)和用户区，用户区又要分成数据区和程序区，ROM的分配也类似，所以内存的地址分配是一个重要的问题。另外，目前生产的存储器芯片，单片的容量仍然是有限的，通常总是要由许多片才能组成一个存储器，这里就有一个如何产生片选信号的问题。 芯片类型的选用 芯片型号的选用 4 数据总线宽度 数据总线宽度也是存储器