第5章__ISE应用基础实验 FPGA应用技术 知识基础教程 [电子教案].ppt

第5章 ISE应用基础实验 ;背景 ;ISE9.1窗口 ;实验内容 ;实验步骤 ;6）单击“Next”按钮，弹出添加存在资源对话框，如图5.5所示。;添加HDL资源文件 ;2）单击“Next”按钮，弹出工程信息后单击“Finish”按钮，如图5.7所示。;3）单击“OK”按钮，资源文件添加完成，如图5.8所示。 ;图5.9;图5.10;4）执行完命令后，会看到在Assembler下生成了一些文件，其中包括VHDL (int_test.vhd)和Verilog (int_test.v) 。 5）在ISE Project Navigator，单击“Project”→“Add Copy of Source”，指向E:\01.ISE9.1\KCPSM3\Assembler目录下的int_test.vhd或者int_test.v文件，如图5.11所示。;图5.12;图5.13;设计的仿真 ;2）选择“Simulation Only”，单击“OK”按钮，则将测试范本（Testbench）test_bench.vhd/.v文件添加到工程里，如图5.15所示。 ;3）单击Sourcese窗口中的“testbench”，则在Processes窗口中显示“Xilinx ISE Simulator” 工具栏，扩展开后，右键单击“Simulator Behavioral Model”，选择“Properties”，对“Simulation Run Time”输入10 000 ns，单击“OK”按钮，如图5.16所示。 ;4）双击Processes窗口中的“Simulate Behavioral Model”对设计进行仿真，将在右方窗口弹出仿真结果的波形，如图5.17所示。;设计的实现 ;2）在工程的资源操作窗（Processes），双击“Implement Design”，如图5.19所示。;3）当实现设计（Implement Design）运行的过程中，展开实现（Implement Design）的步骤，会看到实现过程中，首先是进行综合（Synthesis），然后才依次完成实现的步骤。当完成相关操作后，在每个操作步骤前会显示一个小图标，表示该步骤的完成情况。对于本设计，在一些操作步骤前显示的是叹号，这些警告是可以忽略的。 图5.19示意如下： 对号（√）表示该操作步骤成功完成； 叹号（！）表示该操作步骤虽完成但有警告信息； 叉号（×）表示该操作步骤因错误而未完成。 ;4）当完成这些操作步骤后，生成相应的操作报告供查看。实现操作完成后，再看design utilization的Design Summary窗口，如图5.20所示。注意：此窗口中的信息包括资源利用率，在调试的过程中这个很重要。; ISE结构向导（Architecture Wizard）功能可快速配置高性能芯片特性，时钟向导(Clocking Wizard)功能则支持对Virtex-II ProTM系列器件进行高级内部FPGA时钟配置。 PACE（ISE引脚和区域约束编辑器）通过易于使用的图形接口提供了高级引脚管理和逻辑区块平面规划能力，PACE包括了针对并发开关输出（SSO）的关键工程规则检查功能，可帮助确定潜在的地反弹问题。 ;实验内容 ;实验步骤 ;3）双击Processes窗口中的“Creat New Source”，弹出新资源向导窗口，选择“IP(CoreGen Architecture Wizard)”，输入my_dcm，如图5.21所示。;4） 单击“Next”按钮，弹出Select IP窗口，展开FPGA Features and Design和Clocking目录，选择“Single DCM v9.1”，如图5.22所示。 ;5）单击“Next”按钮，显示新建资源信息。单击“Finish”按钮，则弹出Xilinx Clocking Wizard–General Setup窗口，选中CLK0, CLKFX和LOCKED，不选中RST，输入时钟频率为100MHz，如图5.23所示。 ;6） 单击“Next”按钮，弹出Xilinx Clocking Wizard–Clock Buffers窗口，保持默认选项，如图5.24所示。;7） 单击“Next”按钮，弹出Xilinx Clocking Wizard–Clocking Frequency Synthesizer窗口，输入50MHz输出频率，如图5.25所示。;8）单击“Next”按钮，显示新建资源信息。单击“Finish”按钮，则在工程的Sources窗口看到my_dcm.xaw作为资源添加到工程中，但没有作为一个模块加入顶层设计文件中，则需要下一步的例化过程，如图5.26所示。 ;（2）DCM组件