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基于FPGA数字示波器设计研究 　　摘 要:该数字示波器以MSP430单片机和FPGA为控制核心,基于等效采样原理,实现对10Hz―10MHz的周期信号进行采样显示,实时采样速率≤1MSa/s,等效采样速率≥200MSa/s。同时可对波形进行实时存储和连续显示。信号波形显示清晰,操作简单,界面友好。 　　关键词:数字示波器;FPGA;等效采样 　　中图分类号:TM935.37文献标识码:A文章编号:1672-3198(2009)18-0327-02 　　 　　0 前言 　　 　　数字示波器体积小、精度高且功能强大,正在逐步取代模拟示波器。但目前我国使用的高性能数字示波器普遍价格昂贵,所以研究数字示波器具有重要意义。本文提出了一种数字示波器的设计方案。 　　 　　1 组成结构和工作原理 　　 　　系统的总体结构如图1所示,输入信号经阻抗变换电路后进行程控放大,再经取样与保持电路后进入ADS830进行采样。另外,系统根据测频模块输出调整可控分频模块,输出采样率为CLK的时钟给A/D进行实时采样;采样的数据送入FPGA内的双口RAM存储。波形显示模块实现波形输出。所有功能都由键盘输入设置,并在液晶显示屏上显示工作状态。 　　1.1 采样方式 　　实时采样是在信号的存在周期进行采样。由采样定理,采样速率必须高于信号最高频率的2倍。对周期正弦信号,一个周期内至少应该有两个采样点。等效时间采样指对每个周期仅采样一个点,每一次采样比上一次样点的位置延迟△t时间,经过若干个周期后就可对信号各个部分采样一遍。所以我们在50KHz以下采用实时采样的方法;50KHz以上采用等效采样的方法。 　　1.2 频率测量 　　采用等精度测量法,即在预定的闸门时间T0内,分别用计数器1和计数器2同时对被测信号fx和基准信号f0进行计数,设所得值为Nx和N0,则被测信号的频率为:fx=(Nx/N0)×f0。 　　只要N0和f0足够大,系统可以满足很高的精度要求。这一部分也是利用FPGA来实现。 　　1.3 扫描速度 　　对等效采样方式需引出一个新的参数来表征它在水平方向展宽高速信号过程的能力,这就是等效扫速。等效扫速定义为被测信号经历时间与水平方向展宽的距离比。虽然在屏幕上显示n个亮点需要n(mT+t)的时间,但它等效于被测信号经过了nt的时间。设N表示水平显示的点数,则等效??描速度: 　　Seq=nΔtN 　　2 硬件电路 　　2.1 程控放大电路 　　采用模拟开关CD4501,运放OPA842,配合精密电位器实现多挡垂直分辨率。在FPGA中有通道选择寄存器模块,通过单片机写入通道号控制模拟开关选通不同的反馈电阻,从而实现不同的放大倍数,将信号调理在满足ADS830的0―2V范围内。具体的电路如图2所示: 　　 　　图2 程控放大电路 　　 　　2.2 测频整形电路 　　边沿触发信号产生电路的核心是比较电路。比较器采用LM311,该芯片可以处理1M左右的输入信号。如图3所示,施密特触发器为了将比较器出来的方波整形得更加完美(减少毛刺)。 　　2.3 采样与保持电路 　　前后的射随提供高输入阻抗,使电容充电迅速而放电缓慢,以保证模拟开关断开时电容保持住电压供ADS830采样。电路如图4所示: 　　3 FPGA内部主要模块设计 　　3.1 等效采样控制模块 　　等效采样控制电路由FPGA完成,如图5所示。该电路工作时钟为200MHz,以保证得到最小5ns的延时?t(等效采样速率为200MSa/s时t为5ns)。输入信号经比较整形后产生触发信号,第一个上升沿时开始进行第一次采样,第二个上升沿延时delta_t后采第二个点,以此类推。采样时钟由AD_CLK提供,采得数据Dout存入双口RAM中,RAM_ADDRESS为地址累加信号。存满200个点后发出中断信号INT,通知单片机进行下一步处理。 　　3.2 双口RAM存储模块 　　双口RAM采用FPGA内部集成的存储器来实现,用于波形数据的存储和显示。存储只需一个数据口和一个写地址,而波形数据要分为两路,qa供显示用,qb供单片机运算求相应参数,所以需要两个读地址。电路如图6所示。 　　 　　图6 双口RAM控制电路 　　 　　4 软件流程 　　本设计的软件设计完全是由单片机MSP430和FPGA控制实现,其流程图如图7所示: 　　5 测试结果 　　5.1 垂直灵敏度测试 　　通过键盘设置垂直灵敏度档位,并由信号源输入一定幅值的周期信号,观察普通示波器上能否显示正确波形,并记下电压测量值,计算出误差。测试数据见表1: 　　表1 垂直灵敏度测试数据表 　　 　　垂直灵敏度输入信号电压显示波形情况测量电压误差 　　1V/div1