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基于FPGA数字锁相环设计与仿真分析 　　摘 要:简要介绍了在FPGA中实现全数字锁相环(DPLL)的原理和方法,基于具体应用,提出了一种基于FPGA的锁相环模块化设计,通过分析和仿真验证,可以有效的改善锁定时间和抑制相位抖动。 　　关键词:鉴相;滤波器;VHDL 　　中图分类号:TP 　　文献标识码:A 　　文章编号:1672-3198(2010)07-0293-02 　　 　　1 引言 　　数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用,和传统的模拟电路实现的PLL相比,DPLL具有精度高、环路带宽编程可调、易于构建高阶锁相环等显著优点,并且在数字系统中不需要A-D相互转换。随着集成电路技术和片上系统的深入研究,数字锁相环必然应用更为广泛。本文介绍了一种基于FPGA的数字锁相环设计,并对相关参数进行了仿真与分析。 　　2 数字锁相环的特点和原理 　　2.1 触发型数字锁相环基本原理 　　本文采用触发型数字锁相???如图1所示:由数字鉴相器、数字滤波器和数控振荡器组成。其中数控滤波器的输入时钟频率为 (由晶振电路产生),其值为14336kHz。数控振荡器的输入频率为2。通常M和N为2的整数幂。时钟2 经除计数器得到。 　　 　　图1 触发型全数字锁相环框图 　　 　　DPLL是一种相位反馈控制系统,它根据输入信号f?1与本地恢复时钟f?2之间的相位误差,信号送入数字环路滤波器DLF中对相位误差信号进行平滑滤波,并生成控制DCO动作的控制信号,DCO根据控制信号给出的指令,调节内部高速振荡器的振荡频率,通过连续不断的反馈调节,使其输出时钟f?2的相位跟踪输入f?1的相位。如果把数字滤波器看成一个分频器,则分频比为Mf?cK,输出频率为f′=K′ΔΦMf?cK,数控振荡器的输出频率f?2=f?1+k′ΔΦMf?cKN。只要合理选择K值,就能使输出信号V2的相位较好地跟踪输入V1的相位,以达到锁定的目的。如果K值选的太大,环路捕捉带就会变小,导致捕捉时间增大;如果K值太小,可能会出现频繁进位、借位脉冲,从而使相位出现抖动。该全数字锁相环的f?2输出信号的频率分别为64kHz,经过计算可确定锁相环的参数M、N。设H=8,因为Mf?c=14336kHz=442764kHz,则M=4427=224。因为2Nf?c=Mf?c/H=442764kHz/8,故N=14。 　　根据数字锁相环的结构组成,用VHDL语言对该系统进行了设计。该数字锁相环是时钟稳定的数字锁相环。其中数字鉴相模块是异或鉴相器(DISCR),数字滤波器由K模计数器(KCOUNT)组成,数控振荡器包括脉冲加/减控制电路(CTRL)和N分频器(NCOUNT)。 　　2.2 数字锁相环特点 　　(1)电路完全数字化,使用逻辑门电路和触发器电路,受外界和电源的干扰的可能性大大减小,易于制成全集成化的单片全数字锁相环路; 　　(2)全数字锁相环路缓和或消除了模拟锁相环路中电压控制振荡器(VCO)的非线性以及零点漂移等对环路性能的影响; 　　(3)数字锁相环路的部件甚至整个环路都可以直接用微处理机来模拟实现。 　　3 锁相环各模块实现 　　3.1 鉴相器模块(DISCR) 　　该锁相系统的鉴相模块是由异或逻辑构成的。通过比较输入信号V1(相位Φ1)与输出信号V2(相位Φ2)的相位产生一个误差信号Vd,其相位差为ΔΦ=Φ1-Φ2,当ΔΦ=Φe时,鉴相器输出方波属于相位锁定阶段,环路锁定之后,输出信号和本地估算信号是正交的。在这种情况下,只要可逆计数器的K值足够大,其输出端就不会产生进位脉冲或借位脉冲。这时,加/减脉冲控制器只对其时钟2Nf?c进行二分频,使U1和U2的相位保持正交。在环路未锁定时,若ΔΦΦe,其占空比大于50%,V2超前于V1即Ud=1,可逆计数器减计数,并将发出借位脉冲到加/减脉冲控制器的“减”输入端,该控制器便在二分频过程中减去半个时钟周期;这个过程是持续发生着。 　　3.2 数字滤波器(K模可逆计数器)模块 　　本文采用的数字环路滤波是K计数器,K计数器是一个一般的可逆计数器,它的定标系数可以预置控制,异或数字鉴相器输出Vd控制可逆计数器的计数方向。如果系统没有任何相位误差,V1和V2的输出相位精确的为π/2,异或门的输出方波是对称的,这时可逆计数器将在相同的时间间隔内向上向下计数。假如K被预置的很大,计数器不需要借位和进位。 　　该K模计数器设计为一个17位可编程(K可变)可逆计数器,计数范围为2?3～2??17?,K由外部置数DCBA控制。当鉴相器输出Vd为高电平时,K模计数器进行减计数,当计数到“0”时,输出一个借位脉冲DN;当鉴相器输出Vd为低电平时,K计数器进行加计数