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VHDL实用教程 雷永辉 VHDL硬件描述语言及应用 -----------一种很好的数字系统硬件电路的形式化描述实现 绪论 VHDL语言概述 TOP TO DOWN设计方法 Down to Top:元件选型到逻辑设计到系统设计调试 Top to down:对系统功能进行行为描述、定义和仿真（与具体的物理芯片无关），确定设计的可行性和正确性，然后利用EDA工具把把功能描述转换成具体目标芯片网表进行布局布线及后仿真，确保实际系统性能。在这种设计思想下的设计师应具有以下设计思想： 1、设计工程师首先要考虑规划出能完成某一具体功能、满足自己产品系统设计要求的某一功能模块 2、利用某种方式（如HDL硬件描述语言）把功能描述出来，通过功能仿真（HDL仿真器）以验证设计思路的正确性 3、当所设计功能满足需要时，再考虑以何种方式（即逻辑综合过程）完成所需要的设计，并能直接使用功能定义的描述 VHDL的EDA过程 对初学者的几点建议 外部示意图 内部示意图 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY mcu_collect IS PORT ( iclk : IN STD_LOGIC; in1 : IN STD_LOGIC; in2 : IN STD_LOGIC; in3 : IN STD_LOGIC; in4 : IN STD_LOGIC; in5 : IN STD_LOGIC; o1 : OUT STD_LOGIC; o2 : OUT STD_LOGIC; o3 : OUT STD_LOGIC; o4 : OUT STD_LOGIC; o5 : OUT STD_LOGIC); END mcu_collect; ARCHITECTURE mcu_collect_architecture OF mcu_collect IS BEGIN k1:process(iclk) begin if(rising_edge(iclk))then o1=in1; o2=in2; o3=in3; o4=in4; o5=in5; end if; end process k1; END mcu_collect_architecture; VHDL入门与程序结构 第二章 结构概述 完整的设计实体的最低要求是能被综合器接受并能作为一个独立设计单元（元件）存在的vhdl程序 一个实用的vhdl程序一般由库（library）、实体（entity）和结构体（archtecture）组成 完整的设计实体由内部和外部组成，内组由实际功能的描述组成，为不可视部分，外部由实体名和端口组成，为可视部分。（看实例） 实例 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; USE ieee.std_logic_unsigned.all; ENTITY test1 IS PORT ( iclk : IN STD_LOGIC; oclk : OUT STD_LOGIC ); END test1; ARCHITECTURE test1_architecture OF test1 IS signal count:std_logic_vector(30 downto 0); BEGIN oclk=count(22); k1:process(iclk) begin if rising_edge(iclk) then count=count+1; end if; end process k1; END test1_architecture; VHDL语言程序的基本构成示例 库与包集合 用于存放预先编译好的程序包（PACKAGE）和数据集合体，以便不同的VHDL设计使用（注：包集合存在于库中） 库的说明总是放在设计单元的最前面，如： LIBRARY ieee; 前面LIBRARY 为关键字，后面ieee为库名称 库的种类及使用 VHDL语言中的库分为5类：IEEE库、STD库、ASIC矢量库、WORK库和用户自定义的库 系统默认的库存放路径为：c:\altera\72\quartus\libraris\vhdl 除STD库和WORK库外，其它库在使用前必须加以说明，同时还应说明使用库中的具体包集合，如： LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; USE ieee.std_logic_unsigned.all; std_logic_ar