电磁兼容和PCB设计 第 8 章静电放电抑制的基本的 概念.pptVIP

第 8 章 静电放电抑制的基本概念;静电放电现象 ESD 保护技术;8.1 静电放电现象;1. 静电放电- ESD (Electrostatic Discharge);材 料;设人体电阻为500 Ω，电容300 pF， 带静电压为10 kV，;芯片的输入电阻Ri为6 kΩ，正常工作的数字信号幅度为3.3 V，宽度为2 ns， ;静电放电产生的电磁场 ;ESD 能量传播有两种方式： 放电电流通过导体传播 激励一定频谱宽度的脉冲能量在空间传播;如果一个元件的两个针脚或更多针脚之间的电压超过元件介质的击穿强度，就会对元件造成损坏。这是MOS器件出现故障最主要的原因。 静电放电脉冲的能量可以产生局部地方发热;被直接通过敏感电路的ESD电流损坏或摧毁。这种损坏由于ESD电流直接进入元件管脚，通常导致永久损坏。 被流过接地回路的ESD电流损坏或摧毁。通常大部分的电路设计者，都认为接地回路是低阻抗的，由于接地回路的抖动，实际上它不是低阻抗的，结果就是经常摧毁电路。而且地的抖动，也会造成 CMOS 电路的 LATCH-UP. 被电磁场耦合损坏。这种影响通常不会造成电路摧毁，因 为通常只是一小部分ESD 能量被耦合到敏感电路。 被预先放电的电场损坏。这种损坏模式不象其他几种模式那么普遍，它通常在非常敏感和高阻抗的模拟电路中看到。;8.2 ESD 保护技术;防止静电荷的产生和积累，彻底消除静电放电发生； 使物体表面绝缘，防止静电放电发生； 控制静电放电的路径，阻隔ESD 效应的发生，避免对电路的影响。;（1）火花缝： 它是由两个尖角距离为6到10mils 的面对面三角形构成。其中一个三角形接到 0V地平面上，另一个接到每一个信号线上。这种火花缝通常ESD 事件反应较慢，而且提供的保护也是最小的。如下图所示：;（2）放置高电压电容 用耐压至少为1.5kV 的圆盘状的陶瓷电容，放在I/O 连接器的最靠近位置。如果电容耐压太低，就会在ESD 事件初次发生时被毁坏。 （3）专用ESD 抑制元件 采用专为瞬时电压抑制而设计的半导体元件。 （4）LC 滤波器 采用低通LC 滤波器，阻止高频ESD 能量进入系统。电感对脉冲呈高阻抗特性，从而衰减非脉冲能量进入系统。电容被放在电感的输入端，而不是电感的输出端或I/O端。 ;3. PCB静电防护设计; PCB上下两层采用大面积敷铜并多点接地。 电缆穿过铁氧体环可以大大减小ESD电流，也可减小EMI辐射。 多层PCB比双层PCB的防非直击ESD性能改善10到100倍。 回路面积尽可能小，包括信号回路和电源回路。ESD电流产生磁影响。 在功能板顶层和底层上设计3.2mm的印制线防护环，防护环不能与其它电路连接。;走信号线靠近低阻抗0V 参考地面 如图示：; 注意环流所在的环路面积。其中包括元件、I/O连接器、元件/电源面之间的距离。减小环路面积的方法：;在ESD 敏感元件和其它功能区之间，加入保护带或 隔离带。 将所有机壳的地都接到地阻抗。 采用齐纳二极管（稳压二极管）或ESD 抑制元件来提供瞬时保护。 地的瞬时保护设备应接到机壳地，而不是电路地。 由铁氧体材料制成的串珠或滤波器，能够提供很好的ESD 电流衰减，从而为辐射发射提供EMI 保护。 采用多层PCB 板能够提供比两层板好10倍到100倍的的非接触ESD 电磁场保护。; 保护镶边不同于地线。它通过对PCB 板边沿的处理，将ESD风险降到最小。为了阻止和内部电路没关系的ESD 干扰，辐射或传导耦合到电路元件，在PCB板的顶层和底层周边边沿，放置3.2mm 厚的保护镶边。将保护镶边通过整个PCB边沿连接到0 参考面。;6. ESD常见问题与改进 ;（2）信号地与机箱单点接地，接地点选择在电缆入口处。;ESD1;电缆/机箱搭接;（5）在电缆入口处安装瞬态抑制二极管或滤波电容