数电第2章习题答案.doc

习题 按照图2-1（a）的电平标准，指出以下电平属于什么范围 ，对应什么逻辑？ （1）4V （2）2V （3）1V 答： （1）高电平，逻辑“1” （2）中间电平，不确定逻辑 （3）低电平，逻辑“0” 三输入与或非门需要多少只MOS晶体管？画出电路图。 解：假设符合题意的电路逻辑为 (1)考查该逻辑，C=1时，电路输出为0，而C=0时，结合A与B的情况，电路输出仍可能为0（即A与B同时为1时）。所以，直接设计CMOS电路不合理，只能按照表达式分两步设计电路：先设计与门电路，需两对CMOS，即4只晶体管，再设计或非门，需4只晶体管，两级电路互联共需要8只晶体管。 （2）电路如下图所示： 三输入与或非门 注意：该电路中，两级电路中串并联结构所用晶体管类型不同。 按照正逻辑习惯，说明以下TTL电路是什么输出逻辑？图中和分别表示输入高电平和输入低电平。 答：（1） （2） （3） 对于第一个与非门，输出 对于第二个与非门，输出 两个门都是漏极开路门，可以实现线与功能，所以输出 （4） 图中是三态门 由于EN=1，所以三态门输出为高阻态。 如果该电路为某复杂电路中的一部分，输出Z的逻辑由与之相连的其他电路部分决定。 判断下列CMOS逻辑电路中对不用管脚处理的合理性（图中，VIN表示输入信号）。 答：（1） 不用端悬空，器件容易受到静电影响，少量电荷形成高电压，甚至损坏器件； （2） 不用端接地，即输入低电平，对或非门而言，不影响输出。Z由VIN决定： （3） （4） 某同学自制的电路板实验很成功，但是拿到另一个实验台就坏掉了，经检查无虚焊，实验过程中也无连错线，上错电的情况，结合本章内容，试推测可能导致实验失败的原因。 答：可能是MOS器件由于静电产生的高压下受损。 用最少的晶体管设计CMOS电路，实现逻辑功能 解：该逻辑由一个非门（2个MOS管），一个或非门（4个MOS管）和一个与非门（4个MOS管）构成，共需晶体管10个。 如果对逻辑进行转化，可改写成以下形式：。 理论上，或门的一个输入为1，则输出为1，仅当所有输入均为0时，输出才为0。所以设计电路可以选用三对CMOS管，每一对栅极接一个输入端，将三个NMOS管并联，源极接电源，漏极输出，而将PMOS串联，源极接地，漏极输出。电路如下： 判断图2-57中各电路的逻辑功能。 解：（1） 从左边往右看，两个输入端均接入一个反相器，，；第二层逻辑电路中，和作为输入分别接两对CMOS栅极，两个NMOS串联接地，而PMOS并联接电源，所以是与非门逻辑，即；最后一层逻辑仍然是一个非门，即。 （2）解：对于上下两个传输门，其控制信号正好逻辑相反，所以一个开门时另一个必然关门，为互补结构。当B=0时，上面的传输门开启，Z=A；而B=1时，下面的传输门开启，。电路功能为受到B控制的缓冲/反相器。 扇入和扇出有什么不同？ 答：扇入指逻辑门电路输入端的个数，扇出是指门电路输出端带负载的个数。如果超出最大扇入、扇出值，电路就可能出现逻辑错误。 某集成芯片最大输出低电平，最小输出高电平，最大输入低电平，最小输入高电平，则其低电平噪声容限是多大？ 解： 逻辑缓冲放大器和电流放大器有何不同？ 答：逻辑缓冲放大器属数字电路范畴，用于保证其逻辑的正确性，晶体管一般工作在开关状态；而电流放大器属模拟范畴，用于增加电路的驱动能力，晶体管一般工作于放大状态。 参看74HC00的数据手册（见表2-2），判断在以下负载情况时74HC00的驱动特性是否超出商用范围？ 答：MOS电路输出电平一般要求：低电平不高于0.1V，而高电平仅比电源电压低0.1V，以5V电源供电为例： （1）120Ω到电源 当电路输出低电平时，从5V电源经120Ω电阻到芯片输出端有灌电流，即40mA，远大于，超出负载能力。 （2）820kΩ到地 当电路输出高电平时，输出电流，小于，未超出驱动范围。 （3）4.7k到电源 当电路输出低电平时，灌电流从5V电源经4.7kΩ电阻到芯片输出端，，大于，超出负载能力。 （4）1.2kΩ到电源，1k到地 当电路输出低电平时，芯片输出电流 当电路输出高电平时，芯片输出电流 两种情况下，均超出允许的最大输出电流，电路不合理。 如果电源电压增加5%，或者内部和负载电容增加5%，你认为哪张情况会对CMOS电路的功耗产生影响较大？ 答：当电源增大时，CMOS电路静态功耗也会增大，但是，一般情况下，CMOS静态功耗很小，相对于动态功耗而言可以忽略。而动态功耗可用下式表示： 显然，与等效电容成线性关系，而与的平方成线性关系。当电容增大5%时，也增大5%，而增大5%时，增大10.25%。故电源电压对功耗影响较大。 用漏极开路门驱动LED，