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八选一数据选择器(verilog实验报告) Verilog HDV 数字设计与综合 实验报告 - 1 - 微电子0901班 姓名 ： 袁东明 _ 学号：_ 1、实验课题： 1. 八选一数据选择器 2. 四位数据比较器 二、八选一数据选择器Verilog程序： 2.1主程序 module option a,b,c,d,e,f,g,h,s0,s1,s2,out ; input [2:0] a,b,c,d,e,f,g,h; input s0,s1,s2; output [2:0] out; reg [2:0] out; always@ a or b or c or d or e or f or g or h or s0 or s1 or s2 begin case s0,s1,s2 3d0 : out a; 3d1 : out b; 3d2 : out c; 3d3 : out d; 3d4 : out e; 3d5 : out f; 3d6 : out g; 3d7 : out h; endcase end endmodule 2.2激励程序 module sti; reg [2:0] A,B,C,D,E,F,G,H; - 2 - reg S0,S1,S2; wire [2:0] OUT; option dtg A,B,C,D,E,F,G,H,S0,S1,S2,OUT ; initial begin A 3d0;B 3d1;C 3d2;D 3d3;E 3d4;F 3d5;G 3d6;H 3d7;S0 0;S1 0;S2 0; #100 A 3d0;B 3d1;C 3d2;D 3d3;E 3d4;F 3d5;G 3d6;H 3d7;S0 0;S1 0;S2 1; #100 A 3d0;B 3d1;C 3d2;D 3d3;E 3d4;F 3d5;G 3d6;H 3d7;S0 0;S1 1;S2 0; #100 A 3d0;B 3d1;C 3d2;D 3d3;E 3d4;F 3d5;G 3d6;H 3d7;S0 0;S1 1;S2 1; #100 A 3d0;B 3d1;C 3d2;D 3d3;E 3d4;F 3d5;G 3d6;H 3d7;S0 1;S1 0;S2 0; #100 A 3d0;B 3d1;C 3d2;D 3d3;E 3d4;F 3d5;G 3d6;H 3d7;S0 1;S1 0;S2 1; #100 A 3d0;B 3d1;C 3d2;D 3d3;E 3d4;F 3d5;G 3d6;H 3d7;S0 1;S1 1;S2 0; #100 A 3d0;B 3d1;C 3d2;D 3d3;E 3d4;F 3d5;G 3d6;H 3d7;S0 1;S1 1;S2 1; end endmodule 三、四位数据比较器 3.1主程序 module fourcompare a,b,c ; input[3:0] a,b; output [1:0] c; reg[1:0] c; always@ a or b begin if a b c 2d2; else if a b c 2d1; else c 2d0; end endmodule 3.2激励程序 module sti; reg [3:0] A,B; wire [1:0]C; fourcompare fte A,B,C ; initial begin A 2d0;B 2d1; #100 A 2d2;B 2d1; #100 A 2d1;B 2d1; end en