数字逻辑电路课程设计报告江苏大学.docxVIP

数字逻辑电路实验报告姓名：班级：学号：指导老师：耿霞学校：江苏大学目录一、实验目的……………………………………………………………3二、设计要求…………………………………………………………3三、具体设计思路……………………………………………………324进制计数器的设计……………………………………………………460进制计数器的设计……………………………………………………5二路选择器的设计…………………………………………………………6分频器的设计………………………………………………………………6动态扫描的涉及……………………………………………………………7整点报时功能的设计………………………………………………………8选择显示与闹钟设置的设计………………………………………………9四、顶层图………………………………………………………………10五、各个模块……………………………………………………………11计时模块…………………………………………………………………11整点报时与闹钟模块……………………………………………………11六、设计总结……………………………………………………………12一：实验目的学会应用数字系统方法进行电路设计；进一步学会应用Quartus软件开发应用能力；培养综合实验的能力。二：设计要求设计一个多功能数字时钟，具有以下几个功能：能进行正常的时、分、秒计时。使用一个二十四进制和两个六十进制的计数器级联。分计数器以秒计数器的进位作为计数脉冲，小时计数器以分计时器的进位作为计数脉冲。给秒1Hz。可以使用以EP1C12F324C8为核心的硬件系统上的脉冲按键或者拨动开关实现“校时”，“校分”及清零功能。可以使用系统上的扬声器进行整点报时计时到59分50秒时，每两秒一次低音报时，整点进行高音报时。低音报时用512Hz，高音报时用1kHz。设置闹钟，并连接扬声器实现闹铃功能。设定闹钟时间与新的计数器进行存储，与正常计时互不干扰。与正常计时状态进行切换。设定一个比较模块，当计时与闹钟相等时，驱动扬声器鸣叫。闹钟响声控制在一分钟之内，可以在一分钟设置按键取消闹时状态用动态数码管显示时间。用6个数码管，分别用一组独立的七段码进行驱动显示，将小时高位到秒低位共6组时间经过7段译码，按照顺序锁定到数码管上。用动态扫描的方式显示。扫描频率越高越稳定。三：具体设计思路利用按键实现“校时”，“校分”及清零功能。SA：校时键。按下SA键时，时计数器迅速递增，按24小时循环，并且计满23时回到00.SB：校分键。按下SB键时，分计数器迅速递增，按60小时循环，并且计满59时回到00，但不向时进位。SC：秒清零。按下SC时，秒计数器清零。要求按键均不产生数字跳变，因此需要进行销抖处理。用D触发器。实现：24进制计数器的设计：VHDL语言描述：libraryieee;use ieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entity cnt24 isport(rst,clk:instd_logic;co:outstd_logic;qout:outstd_logic_vector(7 downto 0));end cnt24;architecture behave of cnt24 issignalqh,ql:std_logic_vector(3 downto 0);signaltco:std_logic;beginprocess(clk,rst)beginif (rst=0) then qh=0000; ql=0000; tco=0;//若rst为0时，十位qh以及个位ql都清零，且不进位elsif (clkevent and clk=1) then if (ql9 and (qh=0 or qh=1)) then//当个位ql小于9，十位qh等于‘0’或‘1’时ql=ql+1;qh=qh;//个位ql加1，qh不变 end if;if(ql=9) then/ /当个位ql等于9时ql=0000;//个位ql清零qh=qh+1;//十位qh加1end if; if(ql4 and qh=2) then//当十位qh等于2，个位ql小于4时ql=ql+1;qh=qh;//个位ql加1，十位qh不变 end if;if(ql=3 and qh=2) then//当十位qh等于2，个位ql等于3qh=0000;ql=0000;//十位、个位都清零 end if; end if;qout=qhql;co=tco;//通过