嵌入式开发-FPGA-CPLD简介.docxVIP

FPGA与CPLD综述?FPGA/CPLD简介 可编程逻辑器件主要有两个类型:1现场可编程门阵列（FPGA）（Field Programmable Gate Array） 2复杂可编程逻辑器件（CPLD）（Complex Programmable Logic Device）,尽管FPGA和CPLD都是可编程ASIC器件,有很多共同特点,但由于CPLD和FPGA结构上的差异,具有各自的特点： FPGA [Field Programmable Gate Array]，基于查找表LUT（Look-Up-Table, LUT）结构：LUT本质是一个RAM（主流FPGA都基于SRAM工艺的LUT结构），用开发软件实现将可能的结果写入RAM，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。基于SRAM工艺的FPGA需要外接一个片外存储器（配置芯片）以保存程序。由这个专用配置芯片把数据下载到FPGA。然后FPGA可以正常工作。配置时间短，不会影响系统的正常工作。掉电后，FPGA恢复为白片，内部信息消失。如使用反熔丝或FLASH工艺，无需添加配置芯片。FPGA芯片的内部结构IOB：I/O block，可编程输入输出单元，是芯片与外界电路的接口部分。用于完成不同电路特性下对输入/输出信号的驱动与匹配要求。通过软件的灵活配置，可适配不同的电气标准和I/O/物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。CLB：Configurable Logic Block，可配置逻辑模块，是FPGA内基本逻辑结构单元。用于实现组和逻辑、时序逻辑的功能。通常包括LUT，触发器和相关逻辑。CLB由多个（一般为2或4个）相同的Slices和附加逻辑构成；一个Slice由2个4/6输入的LUT、进位逻辑、算术逻辑等组成。每个CLB不仅可以实现逻辑组合，还可以配置为分布式RAM和ROM。CLB---2或4个Slice---2个LUT及相关逻辑。PIA：Programmable Interconnect Array，可编程连接线。信号由管脚I/O输入进入PIA，然后作为地址线连到LUT，LUT事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出。DCM：Digital Clock Manager，数字时钟管理模块，提供数字时钟管理和相位环路锁定。相位环路锁定能提供准确的时钟综合，降低抖动并实现过滤功能。BRAM：Block RAM，内嵌的块RAM，可被配置成单端口RAM、双端口RAM、内容地址存储器（CAM）、FIFO等常用存储结构。这大大扩展了FPGA的应用范围和灵活性。除了BRAM块RAM，还可将LUT灵活的配置成RAM、ROM和FIFO结构。内嵌功能单元：如DLL、PLL、硬件乘法器、DSP、CPU等专用硬核（相当于ASIC电路）。CPLD [Complex Promrammable Logic Device]，基于乘积项形式结构：典型的PLD用“与”“或”门阵列组成。任何组合逻辑都能用“与—或”的形式表示。采用这种结构的PLD芯片有：Altera的MAX7000，MAX3000系列（EEPROM工艺）,Xilinx的XC9500系列（Flash工艺）。结构（MAX7000为例）：这种PLD可分为三块结构：宏单元（Macrocell)：宏单元是CPLD的基本结构，由它来实现基本的逻辑功能。图中蓝色部分是多个宏单元的集合LAB（因为宏单元较多，没有一一画出）。可编程连线（PIA)：Programmable Interconnect Array，可编程连线负责信号传递，连接所有的宏单元。I/O控制块：I/O Control Block，I/O控制块负责输入输出的电气特性控制，比如可以设定集电极开路输出，摆率控制，三态输出等。时钟及控制线：左上的INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2 是全局时钟，清零和输出使能信号，这几个信号有专用连线与PLD中每个宏单元相连，信号到每个宏单元的延时相同并且延时最短。宏单元（Macrocell）结构：?左侧是乘积项阵列，实际就是一个与或阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑。后面的乘积项选择矩阵是一个“或”阵列。两者一起完成组合逻辑。图右侧是一个可编程D触发器，它的时钟，清零输入都可以编程选择，可以使用专用的全局清零和全局时钟，也可以使用内部逻辑（乘积项阵列）产生的时钟和清零。如果不需要触发器，也可以将此触发器旁路，信号直接输给PIA或输出到I/O脚。CPLD与FPGA的优缺点CPLD分解组合逻辑的功能很强，一个宏单元就可以分解十几个甚至20－30多个组合逻辑输入。而FPGA的一个LUT只能处理4输入的组合逻