毕业论文-基于verilog的数字电路模拟实验说明书.docxVIP

基于Verilog的数字电路模拟实验电子信息学院 10微电子1028402010 陈阵实验一 3-8译码器Verilog设计实验时间：2012-11-16 实验地点：电子信息楼218指导老师：黄秋萍实验内容1、在ModelSim软件中对3-8译码器的设计模块和验证模块进行书写和编译；2、对编译好的模块进行仿真；二、3-8译码器真值表二、源代码1、3-8译码器的设计代码module decoder3_8(EN,out,in);input EN;output[7:0] out;input[2:0] in;reg[7:0] out;always @(in)beginif(EN)case(in)3d0: out=83d1: out=83d2: out=83d3: out=83d4: out=83d5: out=83d6: out=83d7: out=8endcaseelse out=8endendmodule2、3-8译码器仿真程序的设计代码`timescale 1ns/1nsmodule test_decoder3_8;reg EN;reg[2:0]in;wire[7:0]out;/*decoder3_8(EN,out,in);input EN;output[7:0] out;input[2:0] in;*/decoder3_8 M1(EN,out,in);initialbegin:ABinteger I;EN=0;#100 EN=1;for(I=0;I15;I=I+1)beginin=I;#100 $display(EN=%b,in=%D,out=%b,EN,in,out);End三、仿真结果及分析实验二十进制计数器实验时间：2012-11-16 实验地点：电子信息楼218指导老师：黄秋萍实验内容1、在ModelSim软件中对十进制计数器的设计模块和验证模块进行书写和编译；2、对编译好的模块进行仿真.二、源代码1、十进制计数器的设计代码module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK,EN,RST,LOAD; input [3:0] DATA; output [3:0] DOUT; output COUT; reg [3:0] Q1; reg COUT; assign DOUT = Q1; always @(posedge CLK or negedge RST) begin if (!RST) Q1=0; else if (EN) begin if (!LOAD) Q1=DATA; else if (Q19) Q1=Q1+1; else Q1=4b0000; end end always @(Q1) if (Q1==4h9) COUT = 1b1; else COUT = 1b0;endmodule 2、十进制计数器仿真程序的设计代码`timescale 1ns/1nsmodule test_cnt10;reg CLK,RST,EN,LOAD;reg[3:0] DATA;wire[3:0] DOUT;wire CIUT;cnt10 M1(CLK,RST,EN,LOAD,COUT,DOUT,DATA);initial beginCLK=0;RST=0;LOAD=0;DATA=4D5;EN=1;#90 RST=1b1;LOAD=1b0;#90 LOAD=1b1;#1500 $stop;endalways #50 CLK=!CLK;always @(DOUT)$display(DOUT=%d,DOUT,COUT=%b,COUT);Endmodule仿真结果及分析实验三四位加法器及4-7译码器实验时间：2012-11-23 实验地点：电子信息楼218指导老师：黄秋萍一、实验内容1、在ModelSim软件中对四位加法器及4-7译码器的设计模块和验证模块进行书写和编译；2、对编译好的模块进行仿真.二、实验要求设计程序使实现如下功能:三、源代码1、一位加法器设计代码module adder1(a,b,cin,cout,sum);input a,b,cin;output sum,cout;assign {cout,sum}=