实验五 数码管显示.docVIP

实验五 数码管显示 实验目的 掌握用verilog HDL的编程方法七段数码管显示； 掌握七段数码管的使用； 掌握对设计电路进行仿真。 实验设备 安装Quartus II软件的计算机 SmartEDA实验箱 实验内容 PART I : 数码管显示电路（基础） 实验原理 数字钟电路的设计主要包含三个部分：1) 秒信号产生；2) 时钟计数，包括分和秒的计数；3) 数码管的动态显示，将分和秒同时用数码管显示出来。 秒信号的产生 整个数字钟的基准时钟为核心板上所提供的48M晶振时钟，要将其转化成为秒时钟信号，需要对其进行计数分频。 时钟计数 由秒信号作为计数时钟，完成秒和分的计时。应分别由两个60进制的计数器来完成。 数码管的动态显示 要将分和秒的信息用数码管显示出来。为了完整的显示信息，至少需要4根数码管。由于4 根数码管的段码是复用(共用)的，所以需要对数码管进行动态管理。即通过位码的选择，使得在某一时刻将段码用于某根数码管，另一时刻则将段码用于另一根数码管，经过一段时间后再重复刚才的步骤。则只要位码的切换速度足够快，由于人眼的视觉停留效应，相关的数码管在感觉上都是一直处于显示状态。 实验程序 秒信号的产生 always @(posedge clk) //定义clock上升沿触发 begin count = count + 1b1; if(count == ___________) //0.5S到了吗？ begin count = 25d0; //计数器清零 sec = _____; //置位秒标志 end end 时钟计数 always @(negedge sec) //计时处理 begin hour[3:0] = __________________; //秒加1 if(hour[3:0] == 4ha) begin hour[3:0] = ______________; hour[7:4] = ______________; //秒的十位加一 if(hour[7:4] == ___________) begin hour[7:4] = __________; hour[11:8] = hour[11:8] + 1b1; //分个位加一 if(hour[11:8] == _______) begin hour[11:8] = _______; hour[15:12] = hour[15:12] + 1b1; //分十位加一 if(hour[15:12] == 4’h6) hour[15:12] =______; end end end end 数码管的动态显示 //数码管动态扫描显示部分 always @(posedge clk) //count[17:15]大约1ms改变一次 begin case(count[17:15]) //选择扫描显示数据 3d0:disp_dat = _____; //秒个位 3d1:disp_dat = _____; //秒十位 3d2:disp_dat = 4ha; //显示- 3d3:disp_dat = _____; //分个位 3d4:disp_dat = ________; //分十位 3d5:disp_dat = 4ha; //显示- 3d6:disp_dat = 8’h00; //时个位，本次实验不计小时 3d7:disp_dat = 8’h00; //时十位，本次实验不计小时 endcase case(count[17:15]) //选择数码管显示位 3d0:dig_r = ___________; //选择第一个数码管显示 3d1:dig_r = ___________; //选择第二个数码管显示 3d2:dig_r = ___________; //选择第三个数码管显示 3d3:dig_r = ___________; //选择第四个数码管显示 3d4:dig_r = ___________; //选择第五个数码管显示 3d5:dig_r = 8 //不显示 3d6:dig_r = 8 //不显示 3d7:dig_r = 8 //不显示 endcase end always @(posedge clk) begin case(_______