数字电路第6章(1时序逻辑电路分析方法).ppt

（1）写出每个触发器的驱动方程（输入逻辑式）： T1 = 1 T2= X + Q1 C1 1T C1 1T X “1” CLK FF1 FF2 Q1 Q1 Q2 Q2 Y （2）输出方程： Y= ( X Q2 ) = X + Q2 Q1* = Q1 Q2* = X + Q1 + Q2 C1 1T C1 1T X “1” CLK FF1 FF2 Q1 Q1 Q2 Q2 Y （3）带入T 触发器特性方程（Q*=T + Q),得到状态方程： T1 = 1 T2= X + Q1 （4）状态表/状态图/时序图 X Q2 Q1 Q2* Q1* Y 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 1 1 1 0 1 1 0 0 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 1 0 1 0 0 0 假设初态 Q2Q1 = 00，带入状态方程与输出方程； 注意： 检查状态表是否包 含了所有可能出现 的状态； Q1* = Q1 Q2* = X + Q1 + Q2 Y = X + Q2 （4）状态表/状态图/时序图 X Q2 Q1 Q2* Q1* Y 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 1 1 1 0 1 1 0 0 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 1 0 1 0 0 0 （5）分析时序电路外部功能 当输入X = 0时，在时钟脉冲CLK的作用下，电路的4个状态按递增规律循环变化： 00→01→10→11→00→… 当X＝1时，在时钟脉冲CLK的作用下，电路的4个状态按递减规律循环变化，即： 11→10→01→00→11→ … 可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。 例4.分析图示时序逻辑电路的逻辑功能。 C1 1D C1 1D CLK FF1 FF2 Q1 Q1 Q2 Q2 C1 1D FF3 Q3 Q3 解：分析电路： (1)同步时序电路，时钟上升沿触发； (2)没有输入信号，为穆尔型时序电路； （1）写出每个触发器的驱动方程（输入逻辑式）： D2 = Q1 D1 = (Q2+Q1)=Q2Q1 D3 = Q2 C1 1D C1 1D CLK FF1 FF2 Q1 Q1 Q2 Q2 C1 1D FF3 Q3 Q3 Q2* = Q1 Q1* = Q2Q1 Q3* = Q2 （2）带入D触发器特性方程（Q*=D),得到状态方程： C1 1D C1 1D CLK FF1 FF2 Q1 Q1 Q2 Q2 C1 1D FF3 Q3 Q3 （4）状态表/状态图 Q3 Q2 Q1 Q3* Q2* Q1* 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 1 0 0 1 0 0 0 0 1 0 1 1 1 1 0 1 1 0 1 0 0 1 0 1 0 1 0 1 1 1 1 1 0 假设初态 Q3Q2Q1 = 000，带入状态方程； 注意： 检查状态表是否包 含了所有可能出现 的状态； Q1* = Q2Q1 Q2* = Q1 Q3* = Q2 Q 3 Q 2 Q 1 （4）状态表/状态图 Q3 Q2 Q1 Q3* Q2* Q1* 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 1 0 0 1 0 0 0 0 1 0 1 1 1 1 0 1 1 0 1 0 0 1 0 1 0 1 0 1 1 1 1 1 0 000 011 111 001 010 101 110 100 Q 3 Q 2 Q 1 （4）状态表/状态图/时序图 000 011 111 001 010 101 110 100 1 2 3 4 5 6 CLK Q 1 Q 2 Q 3 环形计数器(模3计数器) 脉冲分配器 该电路在CLK脉冲作用下，把宽度为T的脉冲依次分配给Q1、Q2和Q3各端，因此该电路是一个脉冲分配器。 由状态图可以看出，该电路每经过三个时钟周期循环一次，并且该电路有自启动能力。 （5）分析时序电路外部功能 000 101 011 111 001 010 110 100 1 2 3 4 5 6 CLK Q 1 Q 2 Q 3 西安交通大学生命科学与技术学院 * 各位老师，同学，大家好！ 我的硕士论文的题目是：在体软组织生物力学参数采集系统。我将从五个方面来介绍我的项目。 （翻页） 第六章 时序逻辑电路 本章主要内容 6.1 概述 6.2 时序逻辑电路的分析方法 6.3 若干常用的时序逻辑电路 6.4 时序逻辑电路的设计方法 6.5