[精选数学]45nmIC设计面临的挑战.docVIP

45nmIC设计面临的挑战 　如果你拥有针对65nm甚至90nm节点的工具，转换到45nm节点就不需要更换工具。但设计者转到这一节点时必须采用一些先进的设计技术，并了解一些新的设计规则，代工厂用这些规则来确保SoC设计能达到可接受的成品率。　　要 点　　与65nm节点相比，45nm节点的芯片尺寸减少40%，门数增加40%。　　运行泄漏和待机泄漏要占45 nm IC 总功耗的60% ~ 65%。　　低功耗技术在45nm节点是必要的。　　DFM（可制造设计）工具在45nm节点是必须的。　　代工厂开始将RDR（限制性设计规则）用于45nm的bulk-CMOS 工艺。　　对45nm工艺而言，成熟的概率分析工具将成为“值得拥有”而不是“必须拥有”的工具。 　　45nm节点使SoC（系统级芯片）设计者获得比 65 nm 多 40%的晶体管数，或芯片尺寸减小40%，但 45 nm 工艺的掩膜成本将在数百万美元等级，至少在初期是这样。有些设计者（尤其是有65nm或 90 nm 模式设计经验，并且熟悉低功耗设计技术的设计者）将发现向 45 nm 工艺的转变相当简单。据一些代工厂、IDM（集成器件制造商）和 EDA 供应 商说，这种经验可能有助于减少转换时的成本负担。TSMC（台积电公司）设计服务营销副总监Tom Quan说：“要进行45nm设计，你将需要一种更好的方法，但似乎并不需要一组全新的工具。你只需要一种更好地使用那些工具的方法。”　　随着45 nm 工艺的引入，代工厂正在推出针对 bulk-CMOS 工艺的 RDR（限制性设计规则），强制采用先进的低功耗设计技术，并且要求使用 DFM（可制造设计）工具。有些代工厂还建议设计者采用概率分析工具，如用于 SSTA（统计静态时序分析）和静态统计功耗分析的工具，以帮助减少时序和功耗问题。有些人则认为概率分析工具虽然很有前途，但尚未成熟。 　　没有大的变化　　所有大型代工厂都表示，45 nm 节点的制造与 65 nm节点的制造没有大的区别。最显著的两个变化是 45 nm 节点采用了浸入式光刻法，以及采用了超低 k 材料。浸入式（或湿式）光刻在投射镜头和晶圆表面之间用液体提高分辨率和数值孔径。这一技术的使用，能确保 45 nm 的光刻性能达到与 65 nm 相等的光学清晰度，这意味着向湿式光刻的转换对设计流程影响不大或没有影响。不过，这会提升掩膜成本。 　　顶级代工厂 TSMC、UMC（联华电子）以及 Chartered Semiconductor、IBM 和三星组成的 CPTA（公共平台技术联盟）最初推出的是采用超低 k 介电材料的 bulk-45 nm 工艺，主要原因是它不需要大规模的工具更换，或有风险的工艺变动。但是，不做大胆的工艺变动也有另一层含义，即随着晶体管的缩小，这些晶体管中栅氧化层也在减小，于是，45 nm 工艺中的泄漏会更加严重（参考文献 1）。结果，做 45 nm 节点的大型代工厂正在推迟向自己的制造流程中引入能够阻止泄漏的材料，如高介电常数 (k) 材料，这意味着客户必须自己应付电源管理问题，而不能依靠器件。 　　TSMC、UMC 和 CPTA 希望高 k 材料将在 32 nm 工艺时达到完备，或者可能出现在不久以后的第二代高性能的 45 nm 工艺中。代工厂在推出 0.13mm工艺时同时采纳了低 k 材料和铜材料，从而遭受了严重的挫败，因此他们对工艺中的任何材料更换都变得小心谨慎。首先，这种节点的设计会产生大量的问题并有高故障率，从而促使 EDA 业更换时序收敛流程中的工具，这对 EDA 供应商是好事，但对用户和芯片制造商就不太妙了。Chartered Semiconductor 设计解决方案高级总监 Walter Ng 说：“代工厂也在不动声色地做自己的高 k材料开发，因为他们相信这可以作为竞争优势。”　　但与此同时，代工厂 TSMC、UMC 和 CPTA 都计划在今年年底前将采用超低 k 材料的 45 nm 工艺付诸试产甚至量产，称他们在过去 18 个月已经与主要 EDA 供应商一起工作，保证了供应商的工具能够应付泄漏和其它设计挑战。代工厂和 EDA 供应商对 45 nm节点抱有很高的希望。例如，EDA 供应商 Synopsys 的营销与战略发展高级副总裁 John Chilton 称，有17家客户在做 65 个 45nm 设计，5个客户有 10 个 45nm 出带。他说：“它就像两年前的 65nm 设计。这些数字都相同，并在按季度前进。现在，有 425个进行中的 65 nm 设计，大约 190 个出带。这告诉我们，在今后两年内，我们将看到 45nm 的大约有180个出带，所以情况将有良好进展。”有些代工厂希望 45nm 工艺将比