毕业设计--基于Xilinx FPGA高速串行接口设计与实现.docVIP

本 科 毕 业 设 计（论 文） 题目 学生姓名 学 号 指导教师 学 院 专 业 交稿日期 学术诚信声明 本人郑重声明：所呈交 毕业设计（论文），是这个这个本人在导师 指导下，独立进行研究工作所取得 成果。除文中已经注明引用 内容外，本设计（论文）不含任何其他个人或集体已经发表或撰写过 作品或成果。对本文 研究做出重要贡献 个人和集体，均已在文中以明确方式标明。本人完全意识到本声明 法律结果由本人承担。 Design and implementation of high-speed serial interface based on Xilinx FPGA 作者签名： 日期： 年 月 日 版权使用授权书 本毕业设计（论文）作者同意学校保留并向国家有关部门或机构送交论文 复印件和电子版，允许论文被查阅和借阅。本人授权上海建桥学院可以将本毕业设计（论文） 全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本毕业设计（论文）。 保密 □，在 年解密后适用本授权书。 本论文属于 不保密 □。 （请在以上方框内打“√”） 作者签名： 指导教师签名： 日期： 年 月 日 日期： 年 月 日LVDS和CML是低电压，小的摆动，差分信号的串行传输方式，所以它被广泛地应用于PCI。快递网络物理层和高速度SERDES电路。但这个标准的LVDS传输率只能达到3Gbps，以实现独立设计以满足5Gbps的要求及以上的高速PCI。表达应用，本文研究了伪标准的LVDS 121（PLVDS）和CML的启动界面的设计研究。基于传输信号的理论，非理想因素和传输线的行为的信号完整性分析；提出了考虑高速串行传输系统的电路级和版图级设计；在PLVDS结束与CML收发器电路的设计，并提出了改进方案。其中，无歪斜单端差挠度问题提高plvds收发电路，电路的性能与加速管的改进；电平转换电路的信号快速切换到低水平的高水平，没有后续电路的调整，因此，延时小；双共模反馈电流开关电路的共模电平的控制，另一个环控制输出摆幅，输出更稳定；微分预加重技术使驱动能力强、降低码间干扰。用于CML收发器的若干关键技术，有源负反馈技术和有源电感技术不仅可以有效地扩大信号的带宽，而且可以提高电路，电路的性能，降低了电路的功耗，减少了芯片的面积；均衡技术是有效减少传输线效应符号间干扰所引起的信号失真，提高信号质量。同时也采用三级结构的樱桃。胡珀限幅放大器电路，均衡电路进一步放大到比较器输出低摆幅信号可以识别的电压幅值。在本文中，0.131cm CMOS技术实现两个PCI。表达物理层PLVD和CML高速串行数据传输接口的基础上。仿真结果表明，两种接口电路的传输速率高达5Gbps，完全符合PCI Express表示应用要求。 主题词：PLVDS，CML，预加重，均衡，有源负反馈，电压比较器，失效保护 Design and implementation of high-speed serial interface based on Xilinx FPGA Abstract Due to clock jitter, skew, queue synchronization and crosstalk noise and various non-ideal factors, parallel transmission rate to further improve the face enormous challenges. So that the serial transmission has become a high-speed data transmission system in deep sub-micron main choice. In the serial transmission system in order to realize the high-speed signal transmission, and can save power and reduce the cost, the data tend to use low swing mode,