回顾过去 门电路和组合逻辑电lhy1.ppt

回 顾 过 去 门电路、触发器等称为逻辑器件； 由逻辑器件构成，能执行某单一功能的电路，如计数器、译码器、加法器等，称为逻辑功能部件； 由逻辑功能部件组成的能实现复杂功能的数字电路称数字系统。 分立元件门电路 基本逻辑关系 1. “与”逻辑关系 2. “或”逻辑关系 3. “非”逻辑关系 组合逻辑电路 在数字电路中，常用的组合电路有加法器、编码器、译码器、数据分配器和多路选择器等。下面几节分别介绍这几种典型组合逻辑电路的基本结构、工作原理和使用方法。 加法器 半加器 全加器 双稳态触发器 双稳态触发器 R－S 触发器 D 触发器 寄 存 器 寄 存 器 数码寄存器 计数器 二进制计数器 四位二进制同步加法计数器级间连接的逻辑关系 例：分析图示逻辑电路的逻辑功能，说明其用处。 设初始状态为“000”。 2.列写状态转换表，分析其状态转换过程 十进制计数器 . G1 G2 . SD RD Q Q G4 S R G3 C 当 C = 1 时 1 打开 (1) S=0, R=0 0 0 1 1 触发器保持原态 触发器状态由R，S 输入状态决定。 1 1 前一页 后一页 打开 返回 . G1 G2 . SD RD Q Q G4 S R G3 C 1 1 0 1 0 1 0 (2) S = 0, R= 1 触发器置“0” (3) S =1, R= 0 触发器置“1” 1 1 前一页 后一页 返回 . G1 G2 . SD RD Q Q G4 S R G3 C 1 1 1 0 0 1 1 1 1 1 1 0 若先翻 若先翻 Q=1 Q=0 1 1 (4) S =1, R= 1 当时钟由 1变 0 后 触发器状态不定 前一页 后一页 返回 可控R－S状态表 0 0 S R 0 1 0 1 0 1 1 1 不定 Qn+1 Qn SD RD Q Q S R C 逻辑符号 Qn—时钟到来前触发器的状态 Qn+1—时钟到来后触发器的状态 前一页 后一页 前跳 C高电平时触发器状态由R、S确定 返回 例：画出可控 R－S 触发器的输出波形 R S C 不定 不定 0 0 S R 0 1 0 1 0 1 1 1 不定 Qn+1 Qn 前一页 后一页 Q Q 可控 R－S状态表 C高电平时触发器状态由R、S确定 0 1 返回 D触发器状态表 D Qn+1 0 1 0 1 C上升沿前接收信号，上升沿时触发器翻转，上升沿后输入 D不再起作用，触发器状态保持。 RD D C SD Q Q 逻辑符号 上升沿触 发翻转 前一页 后一页 返回 例：D 触发器工作波形图 C D Q 上升沿触发翻转 前一页 后一页 返回 前一页 后一页 返回 寄存器是数字系统常用的逻辑部件，它用来存放数码或指令等。它由触发器和门电路组成。一个触发器只能存放一位二进制数，存放 n 位二进制时，要 n个触发器。 按功能分 数码寄存器 移位寄存器 前一页 后一页 返回 仅有寄存数码的功能。 . D Q F0 . . D Q F1 . . D Q F2 . D Q F3 RD RD RD RD D0 D1 D2 D3 Q0 Q1 Q2 Q3 清零 寄存指令 1 1 0 1 1 1 0 1 触发器状态不变 通常由D触发器或R-S触发器组成 并行输入方式 0 0 0 0 寄存数码 0 0 1 1 前一页 后一页 返回 计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。 分类 加法计数器 减法计数器 可逆计数器 (按计数功能 ) 异步计数器 同步计数器 (按计数脉冲引入方式) 二进制计数器 十进制计数器 N 进制计数器 (按计数制) 前一页 后一页 返回 按二进制的规律累计脉冲个数，它也是构 成其它进制计数器的基础。要构成 n位二进 制计数器，需用 n个具有计数功能的触发器。 1. 异步二进制加法计数器 异步计数器：计数脉冲C不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。 前一页 后一页 返回 二 进 制 数 Q2 Q1 Q0 0 0 0