VLSI系统的设计.pptVIP

Why？（1） module fboscl (y1, y2, clk, rst); input clk, rst; output y1, y2; reg y1, y2; always @(posedge clk) begin if (!rst) y1 = 0; else y1 = y2; end always @(posedge clk) begin if (!rst) y2 = 1; else y2 = y1; end endmodule 仿真结果一致 y1=1 y2=0 电路稳定 消除竞争冒险 综合前后仿真一致 Why？（2） module pipebl_b (d, clk, q3); input clk; input [7:0] d; output [7:0] q3; reg [7:0] q3, q2, q1; always @(posedge clk) begin q1 = d; q2 = q1; q3 = q2; end endmodule 8位寄存器 问题1：电路结构 移位寄存器 ? 普通寄存器 阻塞赋值使所有寄存器的值都是d 思考：使用阻塞赋值一定无法得到移位寄存器吗？ Why？（2） module pipebl_nb (d, clk, q3); input clk; input [7:0] d; output [7:0] q3; reg [7:0] q3, q2, q1; always @(posedge clk) begin q1 = d; q2 = q1; q3 = q2; end endmodule 移位寄存器 问题1：电路结构 移位寄存器：3个寄存器 非阻塞赋值使用旧值更新寄存器 阻塞赋值与非阻塞赋值——规则 当用always块来描述组合逻辑时，应当使用阻塞赋值 对于时序逻辑的描述和建模，应当使用非阻塞赋值 在同一个always模块中，最好不要混合使用阻塞赋值和非阻塞赋值。所以always中要么全部使用非阻塞赋值，要么把阻塞赋值和非阻塞赋值分在不同的always中书写 尽量不要再在多个不同的always块中对同一变量赋值 虽然采用阻塞赋值也可建立正确的时序逻辑模型，但由于执行顺序的不确定性，容易导致竞争冒险，不推荐这种 作业题 使用RTL描述定义一个超前进位的四位全加器。 使用RTL描述设计一个3-8译码器。 为四位二进制计数器编写Verilog RTL描述，采用高电平有效的同步复位端。 设计一个00~99循环计数器电路，采用2位7段数码显示，通过按键启动、停止以及复位。（数码管“0”点亮）——第三次实验时演示 always块举例——锁存器 module latch (a, b, c, e); input a, b, c; output e; reg d, e; always @(a or b) begin d = a b; e = c | d; // 推导出锁存器 end endmodule 错误 if-else和case语句综合举例 if-else和case语句都可综合出多路选择器。 完全互斥的case语句综合出并行多路选择器。 当if-else语句的分支完全互斥时，综合出并行多路选择器。 当if-else或case语句的分支不完全互斥时，综合出带优先级多路选择器。 if-else或case语句的所有分支都必须有输出，否则将综合出锁存器。 if-else语句举例——并行多路选择器 module parallel_mux (a, b, sel, out); input a, b ,sel; output out; reg out; always @(a or b or sel) begin if (sel) out = a; else out = b; end endmodule 并行多路选择器 if-else语句举例——带优先级多路选择器 module prior_mux (a, b, c, sel, out); input a, b, c; input [1:0] sel; output out; reg out; always @(a or b or c or sel) begin if (sel==2’b00) out = a; else if (sel == 2’b01) out = b; else out = c; end endmodule if-else语句举例——带优先级多路选择器 带优先级多路选择器 case语句举例——并行多路选择器 module parallel_mux_case (a, b, sel, out); inp