EDA技术及应用第四章-4.pptVIP

BEGIN IF s＝ 〝00〞 THEN ----第3种IF语句， X＝a; ELSIF s＝”01” THEN X＝b; ELSIF s＝ ”10” THEN X＝c; ELSE X=d; END IF; END PROCESS mux; END ARCHITECTURE behave;  4选1多路选择器描述方式2 LIBRARY IEEE； USE IEEE.STD_ LOGIC_ 1164．ALL； ENTITY test_case IS PORT( s1,s2：IN STD_LOGIC； a,b,c,d：IN STD_ LOGIC； X: OUT STD_ LOGIC); END ENTITY test_case； ARCHITECTURE behave OF test_case IS SIGNAL s：STD_LOGIC_VECTOR (1 DOWNTO 0)； BEGIN S= s1 s2 ; ---- [ S(1)= s1 ; S(0)= s0 ] PROCESS( s1,s2,a,b,c,d)  BEGIN CASE s IS ——CASE-WHEN语句 WHEN”00”＝X=a； WHEN”01’’＝X=b； WHEN”10”＝X=c； WHEN”11”＝X=d; WHEN OTHERS＝X＝ ‘x’; END CASE； END PROCESS； END ARCHITECTURE behave；  实现8位奇偶校验电路 a: IN STD_LOGIC_VECTOR(7 DOWNTO 0) y： OUTSTD_LOGIC) 奇个1数 Y=‘1’; 偶个1数 Y=‘0’ 程序名称： p_check 例 用FOR--LOOP语句 实现8位奇偶校验电路的VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164．ALL; ENTITY p_check IS PORT( a: IN STD_LOGIC_VECTOR(7 DOWNTO 0); y: OUTSTD_LOGIC); END p_check;  例 用FOR--LOOP语句 实现8位奇偶校验电路的VHDL程序 ARCHITECTURE behave OF p_check IS SINAL tmp: STD_LOGIC; VARABLE n: INTEGER:=‘0’; BEGIN PROCESS(a) BEGIN tmp＝ ‘0’; FOR n IN 0 TO 7 LOOP ——FOR循环语句 tmp＝tmp XOR a(n); END LOOP; y=tmp; END PROCESS; END ARCHITECTURE behave;  例 用WHILE—LOOP 循环语句来描述 8位奇偶校验电路  ARCHITECTURE bev OF p_check IS SIGNAL tmp：STD_LOGIC; BEGIN PROCESS(a) VARIABLE i：INTEGER：＝’0’ ; BEGIN tmp= ‘0’; WHILE i8 LOOP ----WHILE循环 tmp=tmp XOR a(i)； i:＝i+1 END LOOP; y=tmp； END PROCESS; ：END ARCHITECTURE bev;  op1, od2 : IN std_logic_vector (12 downto 0); ci :IN bit; result : out std_logic_vector (13 DOWNTO 0)); 文件名adderl4 BCD码加法器 14位加法器(全加器、BCD码加法器) LIBRARY IEEE; USE IEEE.STD_LOGIC_1164